41静态存储器扩展实验
㈠ 现有SRAM芯片若干 芯片容量为512乘以4 欲组成一2K×8的静态存储器 试问需要多杀芯片 进行什么样的扩展
每两片并联成512*8bit ， 然后再以此并联4组， 即4*2片
㈡ 静态RAM基本存储电路
那个T3，T4是有源负载，相当于电阻，T3是T1的负载电阻，T4是T2的负载电阻，都是导通的，为T1，T2提供漏极电压的。而真正导通和截止形成反相的，有两个稳定状态的是T1，T2。因为在集成电路内部不方便做电阻，所以，就用这种电路做电阻了。
㈢ 静态随机存储器工作方式
按产生时间和工作方式来分，静态随机存储器也分为异步和同步。在一定的纳米制造技术下，SRAM容量比其他类型内存低，这是因为SRAM需要用更多的晶体管存储一个位（bit），因而造价也贵得多。静态随机存储器多用于二级高速缓存（Level 2 Cache）。
1. Async SRAM 异步静态随机存储器
自从第一个带有二级高速缓存（Cache）的386计算机出现以来，这种老型号的属于“Cache RAM（缓存型随机存储器）”类型的内存就开始应用了。异步静态随机存储器比DRAM快些，并依赖于CPU的时钟，其存取速度有12ns、15ns和18ns三种，值越小，表示存取数据的速度越快。但在存取数据时，它还没有快到能够与CPU保持同步，CPU必须等待以匹配其速度。
2. Sync Burst SRAM同步突发静态随机存储器
在计算机界存在这样的争论：Sync Burst SRAM 和FB SRAM 谁更快些？诚然，在总线速度为66MHz的系统上，Sync Burst SRAM确实是最快的，但当总线速度超过66MHz时（比如Cyrix公司的6x86p200＋型号），Sync burst SRAM就超负荷了，大大低于PB SRAM 传输速度。因此用现行的Pentium主板（总线速度为66MHz），我们应该采用Sync Burst SRAM，这样效率最高、速度最快。但目前的问题是：生产支持Sync Burst SRAM的主板供应商很少，所以能支持Sync Burst SRAM的主板的价格都很高。
3. PB SRAM 管道突发静态随机存储器
管道（Pipeline，或流水线）的意思是：通过使用输入输出寄存器，一个SRAM可以形成像“管道”那样的数据流水线传输模式。在装载填充寄存器时，虽然需要一个额外的启动周期，但寄存器一经装载，就可产生这样的作用：在用现行的地址提供数据的同时能提前存取下一地址。在总线速度为75MHz和高于75MHz时，这种内存是最快的缓存型随机存储器（Cache RAM）。实际上，PB SRAM可以匹配总线速度高达133MHz的系统。同时，在较慢的系统中，PB SRAM也并不比Sync Burst SRAM慢多少。
应用PB SRAM，可达到4.5到8ns的“地址－数据”时间。
㈣ 存储器的扩展方式哪三种
存储器的扩展方式有字扩展、位扩展、字位同时扩展。存储器芯片与单片机扩展连接具有共同的规律。即不论何种存储器芯片，其引脚都呈三总线结构，与单片机连接都是三总线对接。另外，电源线接电源线，地线接地线。
目前生产的存储器芯片容量有限，在字数或字长方面与实际存储器要求有所差距，所以要在字向与位向两方面进行扩充，才能满足实际存储器的要求。
cpu对存储器进行读写操作时，首先由地址总线给出地址信号，然后再发出有关进行读操作与写操作的控制信号，最后在数据总线上进行信息交换。
(4)41静态存储器扩展实验扩展阅读：
存储器的扩展技术：
总片数=总容量/(容量/片)。
例：存储器容量为8K×8b，若选用2114芯片(1K×4b)，则需要的芯片数为：(8K×8b)/(1K×4b)=16(片)。
（1）位扩展。
只在位数方向扩展(加大字长)，而芯片的字数和存储器的字数是一致的。即b前面不一样，K前面保持一样。
例：用64K×1b的SRAM芯片组成64K×8b的存储器，所需芯片数为：(64K×8b)/(64K×1b)=8(片)。
位扩展的关键就是将两个存储芯片当成一个存储芯片来用，让两个存储芯片同时工作，同时被选中，同时做读操作，同时做写操作，要想保证同时，就是把两个芯片的片选，用相同的信号进行连接。
（2）字扩展。
仅在字数方向扩展，而位数不变。即K前面不一样，b前面保持一样。
例：用16K×8b的SRAM组成以64K×8b的存储器，所需芯片数为：(64K×8b)/(16K×8b)=4(片)。
（3）字和位同时扩展。
参考资料来源：网络-位扩展
参考资料来源：网络-字扩展
㈤ 存储器容量扩充方法有哪几种他们各有什么优缺点
字扩展与位扩展，但是它们两个合起来才是一种完整的存储器扩展方法。
㈥ 主存储器的动静态
教学计算机的内存储器组成与设计
(1)静态存储器的存储原理和芯片内部结构(P207)
(2)教学计算机内存储器的组成与设计
地址总线：记为AB15～AB0,统一由地址寄存器AR驱动，地址寄存器AR只接收ALU输出的信息。
控制总线：控制总线的信号由译码器74LS139给出，功能是指出总线周期的类型：
（1）内存写周期用MMW信号标记
（2）内存读周期用MMR信号标记
（3）外设(接口)写周期用IOW信号标记
（4）外设(接口)读周期用IOR信号标记
（5）内存在工作用MMREQ信号标记
（6）外设在工作用IOREQ信号标记
（7）写控存周期用SWA信号标记
数据总线：分为内部数据总线IB与外部数据总线DB两部分。主要完成计算机各功能部件之间的数据传送。设计总线的核心技术是要保证在任何时刻只能把一组数据发送到总线上，却允许一个和多个部件同时接受总线上的信息。所用的电路通常为三态门电路。
系统时钟及时序：教学机晶振1.8432MHz，3分频后用614.4KHz的时钟作为系统主时钟，使CPU、内存、IO同步运行。CPU内部的有些寄存器用时钟结束时的上升沿完成接受数据，而通用寄存器是用低电平接收的。内存或I/O读写操作时，每个总线周期由两个时钟组成，第一个时钟，称为地址时间，用于传送地址;第二个时钟，称为数据时间，用于读写数据
静态存储器的字位扩展：
教学计算机的内存储器用静态存储器芯片实现，由2K字的ROM区和2K字RAM区组成。内存字长16位，按字寻址。ROM由74LS2716只读存储器ROM(每片2048个存储单元，每单元为8位二进制位)两片完成字长的扩展。地址分配在：0～2047RAM由74LS6116随机存储器RAM(每片2048个存储单元，每单元为8位二进制位)两片完成字长的扩展。地址分配在：2048～4095。
静态存储器地址分配:
为访问2048个存储单元，要用11位地址，把地址总线的低11位地址送到每个存储器芯片的地址引脚;对地址总线的高位进行译码，译码信号送到各存储器芯片的/CS引脚，在按字寻址的存储器系统中实现按字节读写。 动态存储器的定期刷新：在不进行读写操作时，DRAM存储器的各单元处于断电状态，由于漏电的存在，保存在电容CS上的电荷会慢慢地漏掉，为此必须定时予以补充，称为刷新操作。
(1)动态存储器的组成：由单个MOS管来存储一位二进制信息。信息存储在MOS管的源极的寄生电容CS中。
写数据时：字线为高电平，T导通。
写“1”时，位线(数据线)为低电平，VDD(电源)将向电容充电
写“0时，位线(数据线)为高电平，若电容存储了电荷，则将会使电容完成放电，就表示存储了“0”。
读数据时：先使位线(数据线)变为高电平，当字线高电平到来时T导通，若电容原存储有电荷(是“1”)，则电容就要放电，就会使数据线电位由高变低;若电容没有存储电荷(是“0”)，则数据线电位不会变化。检测数据线上电位的变化就可以区分读出的数据是1还是0。
注意
①读操作使电容原存储的电荷丢失，因此是破坏性读出。为保持原记忆内容，必须在读操作后立刻跟随一次写入操作，称为预充电延迟。
②向动态存储器的存储单元提供地址，是先送行地址再送列地址。原因就是对动态存储器必须定时刷新(如2ms)，刷新不是按字处理，而是每次刷新一行，即为连接在同一行上所有存储单元的电容补充一次能量。
③在动态存储器的位线上读出信号很小，必须接读出放大器，通常用触发器线路实现。
④存储器芯片内部的行地址和列地址锁存器分先后接受行、列地址。
⑤RAS、CAS、WE、Din、Dout时序关系
㈦ 高分！计算机组成原理的静态随机存储器实验问题求助！！！！！
不太清楚
㈧ 静态存储器与动态存储器的定义是什么
静态存储器是指依靠双稳态触发器的两个稳定状态保存信息的存储器。双稳态电路是有源器件，需要电源才能工作，只要电源正常，就能长期稳定的保存信息，所以称为静态存储器。如果断电，信息将会丢失，属于挥发性存储器，或称易失性。
动态存储器是指在指定功能或应用软件之间共享的存储器。如果一个或两个应用软件占用了所有存储器空间，此时将无法为其他应用软件分配存储器空间。需要由存储器控制电路按一定周期对存储器刷新，才能维系数据保存。
(8)41静态存储器扩展实验扩展阅读：
动态存储器的工作原理
动态RAM是由许多基本存储元按照行和列地址引脚复用来组成的。在3管动态RAM电路中，读选择线和写选择线是分开的，读数据线和写数据线也是分开的。
写操作时，写选择线为"1"，Q1导通，要写入的数据通过Q1送到Q2的栅极，并通过栅极电容在一定时间内保持信息。
读操作时，先通过公用的预充电管Q4使读数据线上的分布电容CD充电，当读选择线为高电平有效时,Q3处于可导通的状态。若原来存有"1"，则Q2导通，读数据线的分布电容CD通过Q3、Q2放电。此时读得的信息为"0"，正好和原存信息相反。
可见，对这样的存储电路，读得的信息和原来存入的信息正好相反,所以要通过读出放大器进行反向再送往数据总线。