fpga配置存储器

㈠ fpga器件中的存储器块有何作用

3.2 FPGA器件中的存储器块有何作用？

FPGA器件内通常有片内存储器，这些片内存储器速度快，读操作的时间一般为3～4 ns，写操作的时间大约为5 ns，或更短，用这些片内存储器可实现RAM、ROM或FIFO等功能，非常灵活，为实现数字信号处理（DSP）、数据加密或数据压缩等复杂数字逻辑的设计提供了便利；采用ROM查表方式可以完成数值运算、波形信号发生器等功能，是FPGA设计中一种常用的设计方法。

㈡ 如何对FPGA中的配置数据进行回读

首先，已经下载到FPGA中的配置数据无法完全回读，只能通过JTAG命令对内部指令进行回读确认状态。其次，一般回读的都是状态，具体数据不进行回读。你可以通过对配置存储器（如EPCS系列/FLASH等）进行读取操作，这里面都是配置数据。因为，不知道你具体要求，只能回答这这么多，你可以对你的回读要求进行详细说明下，具体使用在哪方面。

㈢ FPGA用到的各个存储器问题

首先flash和EPCS其实有一个就可以了，memory—on chip ，ROM在FPGA内部，FLASH，SRAM，SDRAM，EPCS则是外扩的存储器。对于一般的系统，会把程序（包括逻辑块和NIOS的C代码）通过工具（内嵌在nios IDE中）烧写到flash或EPCS中（当然你的数据文件也是可以存在这里面的，地址要在程序空间之后），上电后，FPGA从内部的一个ROM中引导程序（这个ROM是不需要用户操作的），然后将flash或EPCS中的程序加载到on_chip_ram或外部SRM，SDRAM什么的，这取决于你SOPC定制的时候，在CPU的异常复位地址指向on_chip_ram还是SRM，SDRAM等。
所以对于一个简单的系统应该是这样的启动流程：
SOPC定制（程序烧写到什么地方，复位地址在哪）-->编写逻辑模块和nios程序-->调试，烧写程序-->启动系统-->boot_loader从ROM启动将程序搬入on_chip_ram或外部SRM，SDRAM-->程序跳转到on_chip_ram或外部SRM，SDRAM的0地址开始执行用户的程序。
over
希望你懂了~~
还不清楚可以参考一些书籍、论坛什么的，现在的FPGA技术已经很成熟了，书籍蛮多~~

㈣ FPGA配置文件在加载后是存储在FPGA片内还是在片外内存

FPGA配置文件在加载后是存储在FPGA片内的，否则FPGA是无法配置成你所设计的逻辑的。由于FPGA是易失性器件，所以还需要同时将配置文件存储在非易失性器件中。这个非易失性器件，既可以置于FPGA片内，也可以放在片外。这要看你选用哪一种FPGA芯片了。

㈤ fpga从flash加载原理

fpga
Xilinx FPGA通过FLASH加载程序的时序

哈塞给，套离开套
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尽管FPGA的配置模式各不相同，但整个配置过程中FPGA的工作流程是一致的，分为三个部分：设置、加载、启动。

复位结束配置开始

有多种方式使FPGA的配置进入这一过程。在上电时，电压达到FPGA要求之前，FPGA的上电复位模块将使FPGA保持在复位状态;外部控制PROG_B引脚出现一个低脉冲也可以使FPGA保持在复位状态。

清除配置存储内容

这一步称为初始化，当FPGA复位结束，配置存储器的内容会被自动清除。在这个步骤中，除配置专用接口外，FPGA I/O均被置于高阻态。在整个初始化过程中，INIT_B引脚被置低并在初始化结束后恢复高电平。如果INIT_B信号在外部被拉低，FPGA将一直停留在初始化状态。注意PROG_B信号的脉宽不能太窄。

采样控制信号

初始化结束后，INIT_B信号回到高电平。FPGA开始采集模式选择引脚M[1:0]和变量选择引脚VS。如果为主动模式，FPGA很快就会给出有效的CCLK。VS信号只在主动BPI及其SPI模式中生效。此时，FPGA开始在配置时钟的上升沿对配置数据进行采样。

同步化

每一个FPGA配置数据流都有一个同步头，它是一段特殊的同步字。同步字主要用于帮助FPGA确定正确的数据位置。同步字之前的配置数据都会被FPGA忽略，也就是FPGA仅仅在同步化之后才正式开始接收配置数据。一般而言，同步字都是由0/1数目相同的二进制数组成的，如Spartan3为AA995566。

ID检查

FPGA同步化后，会自动检测配置流中的器件ID和目标器件ID是否一致。这一步确保了FPGA不会被错误的配置流误配置。

32位的ID中包含了28位的特征值和4位掩码。特征值包括厂商信息，器件族，器件规模等。当器件ID检查遇到问题时，FPGA会将内部寄存器的第一位ID_Err置高，软件也会显示错误信息。

载入配置内容

在ID检查顺利通过后，FPGA开始加载配置数据。

CRC校验

在加载数据过程中，FPGA会对每一帧数据进行CRC校验。如果失败，FPGA会将INIT_B信号拉低并终止配置过程。

启动序列

FPGA配置数据加载完后，FPGA进入启动序列。启动序列事件的默认顺序为先释放DONE引脚，然后激活I/O，最后启动写使能。实际使用中，可以通过BitGen参数对启动顺序进行设置来满足不同的需求。
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摘要：提出了由于FPGA容量的攀升和配置时间的加长，采用常规设计会导致系统功能失效的观点。通过详细描述Xilinx FPGA各种配置方式及其在电路设计中的优缺点，深入分析了FPGA上电时的配置步骤和工作时序以及各阶段I/O 管脚状态，说明了FPGA上电配置对电路功能的严重影响，最后针对不同功能需求的FPGA外围电路提出了有效的设计建议。

1 引言
随着半导体和芯片技术的飞速发展，现在的FPGA集成了越来越多的可配置逻辑资源、各种各样的外部总线接口以及丰富的内部RAM资源，使其在国防、医疗、消费电子等领域得到了越来越广泛的应用。但是FPGA 大多数是基于SRAM工艺的，具有易失性，因此FPGA 通常使用外部存储器件（如PROM）存储必需的配置信息，防止设备掉电后FPGA丢失自我配置能力。但FPGA配置在一定的条件和时间下才能成功完成，随着FPGA容量的不断攀升，配置时间也被大大加长，上电时如不充分考虑FPGA的配置时序以及对其他器件的影响，根据常规经验设计电路，往往会影响系统其他外围器件的正常工作，严重时会导致整个系统的失效。因此，FPGA的配置方式和上电时序已成为系统设计的重要一环。

2 Xilinx

㈥ fpga实现160芯片怎么配置管脚

（1）初始化
系统上电后，如果FPGA满足以下条件：Bank2的I／O输出驱动电压Vcc0_2大于lv；器件内部的供电电压Vccint为2．5v，器件便会自动进行初始化。在系统上电的情况下，通过对PROG引脚置低电子，便可以对FPGA进行重新配置。初始化过程完成后，DONE信号将会变低。
（2）清空配置存储器
在完成初始化过程后，器件会将INIT信号置低电平，同时开始清空配置存储器。在清空完配置存储器后，INIT信号将会重新被置为高电平。用户可以通过将PROG或INIT信号(1NIT为双向信号)置为低电平，从而达到延长清空配置存储器的时间，以确保存储器被清空的目的。
（3）加载配置数据
配置存储器的清空完成后，器件对配置模式脚M2、N1、M0进行采样，以确定用何种方式来加载配置数据。
（4）CRC错误检查
器件在加载配置数据的同时，会根据一定的算法产生一个CRC值，这个值将会和配置文件中内置的CRC值进行比较，如果两者不一致，则说明加载发生错误，INIT引脚将会被置低电平，加载过程被中断。此时若要进行重新配置，只需将​​PROG置为低电平即可。
（5）START-UP
在START-UP阶段中，FPGA会进行一下操作：
①将DONE信号置高电平，若DONE信号没有置高，则说明数据加载过程失败；
②在配置过程中，器件的所有I／O引脚均为三态，此时，全局三态信号GTS置低电平，这些I／O脚将会从三态切换到用户设置的状态；
③全局复位信号GSR置低电平，所有触发器进入工作状态；
④全局写允许信号GWE置低电平，所有内部RAM有效；
整个过程共有8个时钟周期C0-C7。在默认的情况下，这些操作都和配置时钟CCLK同步，在DONE信号置高电子之前，GTS，GSR，GWE都保持高电平。

㈦ 如何在Altera的FPGA上使用DDR2存储器

近日，尝试着在Altera的FPGA上使用DDR2存储器。先是在互联网上down几个例子，无奈这些例子均是基于sopcbuilder的，存储器直接挂在nios cpu下，读写细节均不需要我们手动干预，若仅仅是简单的用来跑跑代码、存放临时数据等，体现不了DDR的优势。如果用户逻辑部分（相当于主设备）要以高带宽的占用和nios cpu共享的DDR，那么需要使用Avalon主动传输或者流模式。由于对这两种模式了解不多，因此先准备在Quartus下使用纯逻辑的方式操作DDR。

在Quartus下使用向导生成IP后（HPC II或者是Uniphy核），以Uniphy为例，在10.0sp1版本下，使用half模式，Avalon最大突发长度设为64。根据IP的datasheet上面的时序图，写了一段控制代码，反复几次后，代码能够正常跑起来，读写数据也是正确的。但有一些疑问：

1.一次突发读/写过程中，不能连续操作，也就是不能一个时钟出/写一个数据。突发过程中，控制器的反馈信号local_ready偶尔会在我们的突发过程中被置低，这样我们只能保持地址，进行等待。控制器在我们启动突发后，间隔一定的时间，会输出数据，这个时间是不定的。但是，一旦其开始输出数据，它不像其他的DDR控制核那样，可以连续出数，而是会被随机打断。这种不确定性，导致我们使用的时候有诸多的不便。既然不能连续出数，还能称作突发吗？突发的真正含义是什么？

2.bank地址固定，一次突发过程中，读能够连续出64次数据，写不能。

3.根据其手册，在突发读过程中，此时只要local_ready信号有效，即使突发的数据还未到达，这个时候也可以直接就行突发写操作。这么繁琐的控制过程，在真正的产品中有用到吗？

由于没有接触过那些真正使用DDR做大量数据传输的例子，对DDR的使用也是闭门造车，走的可能是歪路子，希望大家指正。不知道大家在FPGA中，是如何高效使用DDR存储器的？希望有这方面经验的网友给一些建议。

另外，查询了Avalon总线的技术文档，资料的结论是，Avalon总线在主动传输时，确实是不能保证一个时钟出一次数据，仅能保证在一次突发开始后不被其他的主设备中断。假设一个从设备，比喻DDR，它仅支持突发传输，当它挂在总线上时，其它主设备只能以突发模式访问吗？或者是，以突发模式访问得到的访问带宽将会最大化？假如从设备仅原生支持16个突发长度，而主设备想一次突发24个长度，那么Avalon交换结构会不会自动转换，对从设备发起两次传输？对Avalon结构的一些仲裁细节，不甚理解，自定义主设备无法提高其性能。