verilogc语言

⑴ verilog语言与c语言的区别

Verilog和C之间的区别

1、定义：

Verilog是用于模拟电子系统的硬件描述语言（HDL），而C是允许结构化编程的通用编程语

言。因此，这是Verilog和C之间的主要区别。

2、文件扩展名：

文件扩展名是Verilog和C之间的另一个区别.Verilog文件具有.v或.vh文件扩展名，而C文件具

有.c文件扩展名。

3、用法

Verilog有助于设计和描述数字系统，而C有助于构建操作系统，数据库，编译器，解释器，网

络驱动程序等。

Verilog是一种硬件描述语言（HDL），有助于描述网络交换机，微处理漏尘者器，触发器等数字系

统。因此，可以使用该语言描述数字系统的硬件。

C是一种支持结构化编程的高级通用编程语言。C语言的开发人员是Dennis Ritchie。它是许多

编程语言的基础，如Python，Java等。程序返薯员可以很容易地理解C程序，但计算兄竖机不理解它

们。因此，编译器将C源代码转换为等效的机器代码。计算机了解此机器代码，并执行程序中

定义的任务。C程序的执行速度比基于解释器的编程语言（如PHP，Python等）更快。

⑵ FPGA的编程语言跟C语言有什么不同

学FPGA给我最大的体会就是它的编程语言是并行执行的，不像C语言那样一行一行的执行。verilog里面有个always语句，所有的always语句块全部并发执行，而always语句块内部是逐行执行的（前提是只是用阻塞赋值）。
verilog中没有中断的概念，而逐行执行指令的C语言却离不开中断。
学习verilog必须要掌握最基本的概念，像上面的阻塞赋值等等，新手都要经历这一关的，呵呵。
还有，verilog是始终离不开硬件，c语言中可以不限制循环次数，而verilog就不行，因为每循环一次就会增加FPGA内部资源的占用。
最后在说一点儿，verilog中有的语句不能被综合（Oh，什么是综合？，网络吧），像定义浮点的float就不可以，在编程时慎用。
好啦就说这些吧。。