vivado编译器是哪家的

‘壹’ vivado 修改了xdc文件需要重新编译综合吗

vivado 修改了xdc文件需要重新编译综合
Vivado Logic Analyzer的使用
chipscope中，通常有两种方法设置需要捕获的信号。
1.添加cdc文件，然后在网表中寻找并添加信号
2.添加ICON、ILA和VIO的IP Core
第一种方法，代码的修改量小，适当的保留设计的层级和网线名，图形化界面便于找到
需要捕获的信号。
第二种方法，对代码的改动量大一些，同时需要熟悉相关IP的设置，优点是，可以控制
ICON,并调用VIO。
与之类似，Vivado也有着两种方法进行设置。
1.在综合后的网表中寻找相关信号，右键点开菜单，然后设置mark debug
2.添加ILA，VIO的IP Core

第一种方法与chipscope的第一种方法极为类似：
1.都需要综合后才能设置；
2.都需要保留一定的设计层级或者网线名来便于寻找信号；
3.并非所有信号都可以被捕获，不能捕获的信号，chipscope中是显示为灰色，vivado
中是没有mark debug的选项在右键菜单中；
第二种方法就更为类似了，vivado可以兼容ISE的IP，所以可以直接调用chipscope的相
关IP，调试时也只是用Chipscope，另外可以使用Vivado自己的ILA IP，来进行设计，
但最大的问题是Vivado不提供ICON的IP以供选择，进一步埋没了ICON的地位。
另外，早起的Vivado IP Catalog提供Chipscope的ICON、ILA和VIO IP Core可以选择，目前已经取消了这些IP，只支持Vivado自己的ILA/VIO IP Core。
这里提供一个非常简单的设计代码，用于Vivado Logic Analyzer的研究。

‘贰’ vivado编译进度怎么看

点击ProjectSummary可以查看编译进度。
点击编译后，右上角会出现运行的标志，运行结束后，会出现几个窗口，第一个是否需要编译，选择编译（默认选项），这是右上角继续处于运行状态，程序编译结束后，会询问是否要产生bit文件，此处选择产生。右上角继续运行，在文件产生后，询问是否打开设计，此处选择取消。

‘叁’ vivado编译之后出现svnthesis怎么办

在团队开发中很多情况都会出现，下面就来一个一个的讲解一下svn中的一下应用，以及遇到问题后如何解决。在Myeclipse中一定要有安装svn，可以在线安装也可以离线安装。
项目一定要是在svn中检出出来的，还有就是做过修改的，不管会别人修改的还是自己修改的，这样才能看出来有没有差别，然后右击项目找打Team的与资源库同步，这样就能进入同步的界面，我们就从这里开始分析。
在途中最重要的是要分析一下这个区域的东西。

分析：第一个图标是重新同步，如果在你同步的过程中还有人提交了文件，那么点击这个就会重新同步；第二：一个加号的那个是你自己有没有添加文件，如果有添加的文件上就会出现一个加号图标，减号也一样，如果你删除了文件上一样会出现一个减号的图。第三：蓝色的图标是别人提交的东西；第四：想右的灰色箭头是你要提交的东西或者是修改的东西；第五：如果是全部的；而第六个红色的箭头的是别人的东西和你提交的东西改到了同一个地方。
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其实红色箭头是需要处理的，这是需要双击文件，如果在两个文件区域没有红色的区域那就可以直接更新，然后在提交，如果有红色的区域，你需要解决一下冲突，你可以把你写的东西换到其他的行中，这样就不会冲突了，也可以两个改的相通即可。

‘肆’ fpgaip核最多

一、背景

FIFO是FPGA项目中使用最多的IP核，一个项目使用几个，甚至是几十个FIFO都是很正常的。通常情况下，每个FIFO的参数，特别是位宽和深度，是不同的。

明德扬(MDY)在2021年承担了多个基于XILINX芯片的研发项目，包括VPX网络透明传输项目(芯片为XC7K325T-2FBG900)、某高端测试仪项目(芯片为XCKU060-FFVA1156)、某网闸设备项目(芯片为XC7Z030-FBG676)等，另外，明德扬自研了基于XC7K325T-2FBG900和基于XC7K410T-2FBG900芯片的核心板，在XILINX研发领域拥有丰富的经验。

这些项目都必须用到FIFO。如果按照通常做法，每种位宽和深度的IP，都要打开FIFO IP核界面、命名(命名不好不好分辨需要的FIFO)、设置参数、生成并编译IP核，工作量可以想象出来是非常多的。更重要的是随之而来的管理问题，如何管理这几十个不同FIFO，如何检查FIFO的设置是否正确，都是一个不小的挑战。

对于我们专门承接项目的团队，绝不可忍受如此重复、枯燥、容易出错的工作。经过精心研究，终于找到了一条实用的方法：使用XILINX的原语--xpm_fifo_async和xpm_fifo_sync。

XILINX原语xpm_fifo_async和xpm_fifo_sync在FPGA中，可以直接例化使用，并且可以参数化FIFO的位宽和深度的。即在设计时，不用生成FIFO IP，直接例化就可以使用了。

二、获得参考代码

打开VIVADO软件，点击上图中的Language Templates，将会弹出Language Templates窗口，如下图。

在Language Templates窗口中，依次点击verilog、Xilinx Parameterized Macros(XPM)、XPM、XPM_FIFO，如上图。可以看到有三种FIFO，分别是异步的XPM FIFO：xpm_fifo_async、AXI总线的FIFO：xpm_fifo_axis和同步的XMP FIFO：xpm_fifo_sync。

选择xpm_fifo_async，右边的Preview窗口，将出现xpm_fifo_async的注释以及参考代码。将此部分代码拷出来，并将注释删除，剩下的是xpm_fifo_async的例化参考。

上图是对xpm_fifo_async的参数例化部分。下面是需要重点关注并经常使用的参数。

Ø FIFO_WRITE_DEPTH：FIFO的写深度，其实就是在这里设置FIFO的深度，注意该值通常是2的N次方，如8、16、32、64等数。

Ø PROG_EMPTY_THRESH：FIFO的快空的水线。当FIFO存储的数据量小于该水线时，FIFO的快空信号将会变高。

Ø PROG_FULL_THRESH：FIFO的快满的水线。当FIFO存储的数据量大于该水线时，FIFO的快满信号将会变高，表示有效。

Ø READ_DATA_WIDTH：读数据的位宽。

Ø WRITE_DATA_WIDTH：将数据的位宽。

Ø RD_DATA_COUNT_WIDHT：读侧数据统计值的位宽。

Ø WR_DATA_COUNT_WIDTH：写侧数据统计值的位宽。

上图是对xpm_fifo_async的接口信号部分。下面是需要重点关注并经常使用的信号。

Ø wr_clk：FIFO的写时钟

Ø rst：FIFO的复位信号，高电平有效。要注意的是，该信号是属于写时钟域的。

Ø wr_en：FIFO的写使能信号。

Ø din：FIFO的写数据

Ø full：写满指示信号，当FIFO写满时，该信号变高。

Ø wr_data_count：FIFO存储数据量指示信号，用来指示当前FIFO已经写入但未读出的数据个数。

Ø rd_clk：FIFO的读时钟。

Ø rd_en：FIFO的读使能。

Ø dout：FIFO读出的数据。

Ø empty：FIFO的空指示信号。当其为1表示FIFO处于空状态，当其为0，表示FIFO内有数据。

三、定义自用的FIFO模块

从第二步可以看出，xpm_fifo_async是可以参数化深度和位宽的。但xpm_fifo_async有很多参数和信号，并且其中有部分是不使用的。为了使用上的方便，可以自定义自用的FIFO模块。

例如，明德扬就定义了一个模块mdyFifoAsy，该信号的接口信号如下图。可以看出，名称更加规范，并且定义常用的信号，如读时钟rd_clk，写时钟wrclk、写使能wrreq等信号。

明德扬还在模块mdyFifoAsy定义了一些常用的参数，分别是FIFO深度参数：DEPT_W；FIFO位宽的参数：DATA_W，还有FIFO快满参数AL_FUL和快空参数AL_EMP，如下图。

接下来，就是在mdyFifoAsy中例化并使用xpm_fifo_async了。如下图，就是对xpm_fifo_async的参数例化。将DEPT_W传给FIFO_WRITE_DEPTH，DATA_W传给READ_DATA_WIDTH等。

下图是对xpm_fifo_async的信号例化。将不用的信号留空，将dout连到q，din连到data，wr_en连到wrreq等。您可以根据自己情况来定制FIFO。

四、应用

定制完自己的FIFO后，就可以直接例化使用了。

上图就是使用了一个位宽为8，深度为256的FIFO。

上图就是使用了一个位宽为18，深度为1024的FIFO。

FIFO是FPGA、芯片设计中，最常用的IP核，在存储控制、算法实现、接口设计中，都少不了FIFO，因此合理并正确使用FIFO的技术就非常有必要了，明德扬录制了FIFO的训练视频，掌握后技术能力将有大提升。

通过上面介绍可知，通过此种方式，再也不用生成FIFO IP核啦，整个工程大小基本上可以减少一大半。

上面举的例子是xpm_fifo_async，同步FIFO：xpm_fifo_sync的使用方法是类似的。

‘伍’ 编程——网络

vivado视频免费下载

链接:https://pan..com/s/1KeaJ2Z45qT5_v9aEFQpLNQ

java视频|53.mp4|52_定义输入输出格式.mp4|51_综合练习(二).mp4|50_综合练习(一).mp4|49_开发工具之Eclipse(四).mp4|48_开发工具之Eclipse(三).mp4|47_开发工具之Eclipse(二).mp4|46_开发工具之Eclipse(一).mp4

‘陆’ vivado webpack和其他版本的区别

他像 Browserify, 但是将你的应用打包为多个文件. 如果你的单页面应用有多个页面, 那么用户只从下载对应页面的代码. 当他么访问到另一个页面, 他们不需要重新下载通用的代码.
他在很多地方能替代 Grunt 跟 Gulp 因为他能够编译打包 CSS, 做 CSS 预处理, 编译 JS 方言, 打包图片, 还有其他一些.
它支持 AMD 跟 CommonJS, 以及其他一些模块系统, (Angular, ES6). 如果你不知道用什么, 就用 CommonJS.
2. Webpack 给 Browserify 的同学用
对应地:
browserify main.js > bundle.js

webpack main.js bundle.js

Webpack 比 Browserify 更强大, 你一般会用 webpack.config.js 来组织各个过程:
// webpack.config.js
mole.exports = {
entry: './main.js',
output: {
filename: 'bundle.js'
}
};

这仅仅是 JavaScript, 可以随意添加要运行的代码.
3. 怎样启动 webpack
切换到有 webpack.config.js 的目录然后运行:
webpack 来执行一次开发的编译
webpack -p for building once for proction (minification)
webpack -p 来针对发布环境编译(压缩代码)
webpack --watch 来进行开发过程持续的增量编译(飞快地!)
webpack -d 来生成 SourceMaps
4. JavaScript 方言
Webpack 对应 Browsserify transform 和 RequireJS 插件的工具称为 loader. 下边是 Webpack 加载 CoffeeScript 和 Facebook JSX-ES6 的配置(你需要 npm install jsx-loader coffee-loader):
// webpack.config.js
mole.exports = {
entry: './main.js',
output: {
filename: 'bundle.js'
},
mole: {
loaders: [
{ test: /\.coffee$/, loader: 'coffee-loader' },
{ test: /\.js$/, loader: 'jsx-loader?harmony' } // loaders 可以接受 querystring 格式的参数
]
}
};

要开启后缀名的自动补全, 你需要设置 resolve.extensions 参数指明那些文件 Webpack 是要搜索的:
// webpack.config.js
mole.exports = {
entry: './main.js',
output: {
filename: 'bundle.js'
},
mole: {

‘柒’ vivado编译LED灯程序总是报错

AR# 53028
2012.x Vivado - "ERROR: [Common 17-39] 'launch_xsim' failed e to earlier errors"

Description
Solution
Linked Answer Records

Description
I have a design in the Vivado tool which I want to run a behavioral simulation with different parameters. For this task, I have created some simulation runs with different names as follows:
"sim1 model_PCIe"
"sim2"
"sim3(model_GTX)"
However, when I attempt to run the simulation, the following error appears:
"ERROR: [Common 17-39] 'launch_xsim' failed e to earlier errors"
Why does this occur?
Solution
This is a known issue that occurs in Vivado when a simulation run that contains blank or empty spaces in the name is executed.
In this case, for the run "sim1 model_PCIe"
To avoid this problem, remove the spaces as follows: "sim1_model_PCIe".
This issue is fixed in the Vivado 2013.1 tool.

‘捌’ vivado安装教程

vivado安装如下：

首先下载vivado webpack installer,目前最新版本为2019.1。

开始安装，可以选择VIvado HL Webpack版本点击next继续安装。

接下来的一步可以使用默认选项继续安装，但是这样占用的存储空间比较大。也可以使用如用所示的最小安装方式。

接下来就是比较漫长的安装过程了。你可以先做其他事情，等会再来瞅一下。

Vivado使用

本使用指南将指导读者在 Xilinx Vivado 环境下，使用 Verilog HDL 语言设计一个简单的数字电路样例。

一个典型的设计流程包括创建 model，创建用户约束文件，创建 Vivado 项目，导入已创建的model，编译约束文件，选择性调试运行时的行为仿真，综合你的design，实现design，生成 bitstream 文件，最后将 bitstream 文件下载到硬件中，并确认硬件能否正确的实现功能。

读者即将学习的设计流程将基于 Artix-7 芯片的 Basys3 基板和 Nexys4 DDR 基板。

一个典型的设计流程如下图所示，画圈数字的顺序将和本指南中的指导步骤的顺序一致。

‘玖’ modelsim调用vivado IP核

打开vivado， 点击tools下的compile simulation libraries，设置Modelsim的路径以及生成libraries的位置

打开Modelsim安装路径下的modelsim.ini以及生成库路径下的modelsim.ini
将生成库路径下的modelsim.ini中所有IP库全部复制到安装路径modelsim.ini中的对应位置

把vivado工程中IP核文件下的sim文件中对应的.v文件或者.hdl文件添加到我们modelsim工程中

注意vivado不同版本需要不同的Modelsim版本，如果不是对应的可能在compile libraries显示编译不成功，vivado2018.3需要对应modelsim10.6

‘拾’ 如何在VIVADO中编译仿真库

1、选择vivado菜单“Tools”——>“Compile Simulation Libraries...”命令。
2、在弹出的对话框中设置器件库编译参数，仿真工具“Simulator”选为ModelSim，语言“Language”、库“Library”、器件家族“Family”都为默认设置All（当然也可以根据自己的需求进行设置），然后在“Compiled library location”栏设置编译器件库的存放路径，这里选择新建的vivado2014_lib文件夹，此外在“Simulator executable path”栏设置Modelsim执行文件的路径，其他参数默认。
3、设置好参数后点击“Compile”按钮开始器件库的编译。
4、器件库编译结束后给出编译报告，从报告中看出0个警告和0个错误。
5、打开vivado2014_lib文件夹，便可以看到已经产生了器件库。