verilog六位密码错在哪里
A. 请各位verilog 高手指教这个程序错在哪
向这种问题可以根据编译后的提示来进行更改的 ，你得把编译错误提示贴出来 这么长的代码谁愿意给你看啊 先把编译后的错误提示贴出来才使好的
s0 :NST<=s1;
if(INA==3'b101) OUTA<=4'b0010;
if(INA==3'b111) OUTA<=4'b1100;
s1 :begin
OUTA<=4'b1001;
if(INA==3'b000) NST<=s1;
else
if(INA==3'b110) NST<=s2;
end
s2 :
begin
OUTA<=4'b1111;
if(INA==3'b011) NST<=s1;
else
if(INA==3'b100) NST<=s2;
else
if(INA==3'b001) NST<=s3;
end
s3 :
begin
NST<=s0
if(INA==3'b101) OUTA<=4'b1101;
if(INA==3'b011) OUTA<=4'b1110;
end
default : NST<=s0;
这部分里面的《=改为=试试
B. Verilog 哪里错了啊很简单的一个程序
输出结果的截图
反斜杠，制表位，%，换行，引号，S(123 8进制ascll码大写S)
一般不用QUARTUS仿真，而是用Modelsim，display一般是写在激励文件中，在Transcript内可看到输出值，与c中的printf比较类似。
C. Verilog 里，这句话错在哪里了啊，求大神指教，数组常量不可以这样定义吗
二维数组不能这么赋值的，亲
D. 关于Verilog 数字密码锁，我写了一个简单的代码，但是模拟出了问题。。。
open和error都是reg型，但是没有赋初始值
E. Verilog状态机简单代码错误在哪里 顺便问一下这个testbench要怎么写
s0～s3是宽度为2的常数，把他们逻辑组合赋值给light变量，这样结果就是截短后的1bit常量啊
F. verilog hdl程序中出现错误,在哪里能看到错误原因
在编译完成后，一般会在程序的下半部分出现编译的结果，如果有错误或者警告会以红色字体标注，可以使用鼠标点击错误，对应错误的部分会在程序中高亮显示。这种方式与C语言的编写是一样的。如答主这里使用的是Quartus,出现错误会出现如下提示：
望采纳！
G. 求大神帮看看这段verilog代码错在哪里，是将8位2进制转换为12位BCD码。
mole BCD(binary,ena,bcd);
第一行3个管脚输入输出都没定义
H. 关于Verilog的错误
第一行错了
应该是：
'define rom_size 6'd10
应用rom_size的时候才用`rom_size.定义的时候是rom_size
I. verilog错误分析
你找找这个 模块调用的时候 有没有定义位宽不匹配的？？
就是在你调用的这个模块里 有的位宽超出了 定义的范围 HOHO
J. 用verilog编写密码锁程序