vcs编译uv库出错
1. vcs编译UVM库，出错，怎么办
我用vcs2011.03跑uvm-1.1没问题的;
试试make -f Makefile.vcs执行makefile.vcs;
2. vcs生成覆盖率时，条件编译的顶层会被当做不同的项目，合并覆盖率时会出错，怎么解决
要生成覆盖率报告，要在编译和仿真的时候，加入一个选项。 -cm line | fsm | tgl | cond , 指定生成针对什么条件的覆盖率报告。如下的makefile，就生成上述四个的覆盖率报告。注意，编译和仿真，都要加上-cm这个选项。执行 make vcs ， make sim后，会生成simv.vdb文件夹，该文件夹下包含了覆盖率的内容，但是我们需要将内容生成报告，这样，才方便我们查看。生成报告，使用的是 urg命令，该命令也是属于vcs工具里面的-dir： 指定 .vdb文件夹的位置report： 指定生成报告的格式，报告格式有两种，一种网页格式，一种text格式。这里，both代表生成两种。执行 make urg后，就会生成both文件夹。 这文件夹下的文件，就是覆盖率报告了。打开dashboard.html。可以看到整体的一些信息。但是我们关心的是设计的，而不是testbench的。点击hierarchy，得到层次。点击u1，也就是设计的顶层。可以看到关于该顶层的信息。因为在顶层，都是调用各个子模块（这里是调用 band_generaterx_tx, uart_txd模块），所以没有line的覆盖率统计，但是有TOGGLE的覆盖率统计，也就是信号的翻转。从上面可以看出，对于rst_n信号，没有从1->0的翻转，而这个信号是testbench中传递的，因此看出，在testbench设计，对于rst_n信号产生，有bug。点击左下角的uart_txd_1，查看该模块的信息。 对于该设计，因为有具体的实现，所以可以看到有line的覆盖率，toggle的覆盖率，FSM的覆盖率。对于line覆盖率，从报告看出，总共有42行，覆盖到了41行。通过查看代码，可以知道是哪一行没有被执行到。对于toggle覆盖率。从报告看出，只有rst_n有问题，而这问题是testbench的的bug造成的。对于FSM的检查。从报告看出，每个状态都有被覆盖到。但是从有些状态跳转到另外的状态，没有被覆盖到。因此造成FSM的覆盖率不高。通过查看覆盖率报告，可以查找到设计的缺陷，从而进行修正。
3. vcs编译UVM库，出错，怎么办
为什么vcs编译能过的systemverilog文件,modelsim6.5编译不过,总是提示有很多的语法错误,比如:# ** Error: cpu.v(98): (vlog-7027) Hierarchical reference
4. vcs编译UVM库，出错，怎么办
我用vcs2011.03跑uvm-1.1没问题的;
试试make -f Makefile.vcs执行makefile.vcs;
5. VCS编译ISE的库进行FPGA设计的仿真时出错
ISE自带的IP核生成的BLOCK RAM是不能被VCS编译的，最好用Memory Compiler重新生成RAM
6. 用VCS仿真Verilog时，在调用系统函数的地方都出现错误怎么支持调用系统函数的仿真
使用到系统函数时,在vcs编译的时候一定要添加-I或者-RI.
其中-R自动运行并且生成vcd+文件
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注意区别的两个方面:
1. –R –I 不同于-RI
-R –I是编译成VirSim的可执行文件而且马上运行仿真, -RI是编译成VirSim的可执行文件并且调用VirSim.
2. –R –PP 不同于-RPP
-R –PP是编译成VirSim的可执行文件并且在运行的时候加快输出VCD+文件
-RPP是在存在VCD+的条件下调用VirSim进行post processing的调试.
门级仿真需要反标SDF文件,可以在testbench中添加$sdf_annotate系统函数.并且在编译的时候注意要使用standcell的仿真库.
7. vcs 为什么增量编译总是有问题
不妨想想是小的细节问题。应该是安装的软件将声卡的“线路输入”功能打开了，而卸载也不能恢复。控制面板里打开声音选项的录音设备，将线路输入的钩去掉。一般只保留麦克既可以了。
8. pvc加uv出错了怎么办
一旦出现加错uv墨水的情况，有以下四个解决办法：
uv墨水只是刚刚加入墨盒，还没有进入供墨墨路，这样的情况只需更换一个新的墨盒即可。
uv墨水已经进入供墨墨路则需将整个墨路清洗，同时更换相对应的过滤器，如清理不干净需要更换整个供墨系统。
如果已经开启了清洗功能说明墨水已经进入喷头，这时需要立即将喷头取下来，用清洗液清洗喷头，尽可能将墨水全部排出。
如果喷头堵塞严重，需要找专业人员进行处理了。