vhdl综合器可以编译吗
‘壹’ 【vhdl】while loop循环语句的问题
VHDL综合器不支持无法事先确定循环次数的LOOP语句。因此，while loop循环语句不可综合。如果你用的开发环境是编译与综合集成在一起的话，则不要用while loop循环语句。改成FOR num IN ？ DOWNTO 0 LOOP的形式。
‘贰’ VHDL中 可综合 与 不可综合 是什么意思
vhdl中可综合和不可综合的意思是：
可综合是指vhdl语言编码没有逻辑错误，没有语法错误，可以被编译器成功编译成中间代码。不可综合是指语言代码有逻辑错误或者语法错误，不能成功进行编译。
VHDL全名Very-High-Speed Integrated Circuit Hardware Description
Language，诞生于1982年。1987年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言 。自IEEE-1076（简称87版)之后，各EDA公司相继推出自己的VHDL设计环境，或宣布自己的设计工具可以和VHDL接口。1993年，IEEE对VHDL进行了修订，从更高的抽象层次和系统描述能力上扩展VHDL的内容，公布了新版本的VHDL，即IEEE标准的1076-1993版本，简称93版。VHDL和Verilog作为IEEE的工业标准硬件描述语言，得到众多EDA公司支持，在电子工程领域，已成为事实上的通用硬件描述语言。
‘叁’ VHDL语言编程用什么编译软件比较好
quartus这个软件还不错，我学习就用这个，要是能配个db2板就不错了。
‘肆’ VHDL语言编程用什么编译软件
VHDL语言是用来描述硬件的语言，通常用于CPLD和FPGA的硬件程序设计
VHDL语言的编译环境可由所用芯片厂商提供，如ALTERA公司的QuartusII等软件，还可由第三方综合软件来进行编译如Synplify等。
一般一些嵌入式系统设计，fpga设计，等书籍里有相关的介绍
‘伍’ 在VHDL语言中怎样实现条件编译
vhdl不支持编译指令 但是有if generate语法
格式为
label: if [condition] generate
[block declarative items] --optional
begin
[concurrent statements]
end generate label ;
例如
g_KEEP_DEBUG : if g_DEBUG = 1 generate
p_TEST: process (r_VECTOR) is
begin
w_VECTOR_TEST <= r_VECTOR;
end process p_TEST;
end generate g_KEEP_DEBUG;
g_REMOVE_DEBUG : if g_DEBUG = 0 generate
w_VECTOR_TEST <= (others => '0');
end generate g_REMOVE_DEBUG;
‘陆’ vhdl综合器是什么
综合器应该指的是将你的代码转换成网表文件的工具。
不管FPGA还是做IC都需要经过综合这个步骤。
综合器比较有名的是SYNPLIFY
Altera Quartus和Xilinx ISE也有综合的功能。
‘柒’ VHDL语言使用实数时编译不能通过，求助谢谢了
你所用的VHDL综合器不支持综合real类型。
‘捌’ 在VHDL中怎么实现宏编译
试试能不能这样：
1、写一个 VER.vhd 文件，比如：
package VER is
constant VERSION: integer := 10;
end VER;
2、在需要调用这个常数的源文件开头加下面的语句：
use work.VER.all;
3、把 VER.vhd 加入工程综合。
‘玖’ VHDL 编译，阐述和 综合 之间的关系
编译、精细化、综合是数字系统设计中的概念，而VHDL只是数字系统设计中的一种硬件描述语言。
所谓编译(Compile)是借用软件系统中的概念，在数字系统设计中，是指包含多个环节的一个完整过程。这些环节主要有：分析(Analysis)、精细化(Elabortion)、综合(Synthesis)、适配(Fitter)、汇编(Assembler)等。分析——检查语法；精细化——建立数据库、为综合进行初始化；综合——将高层次描述转化为低层次描述并优化代码、适配——布局和布线、汇编——产生配置数据。
‘拾’ VHDL语言编写的程序可以通过编译。可是仿真的输出总是0.谁可以摊点我一下。
else
shuchu:=shuchu+chenshu_a;
beichenshu_b(6 downto 0):=beichenshu_b(7 downto 1);
beichenshu_b(7):='0';
chenshu_a(7 downto 1):=chenshu_a(6 downto 0);
chenshu_a(0):='0';
把 shuchu:=shuchu+chenshu_a;这一句删除试试
但 是你的算法还是有问题，chenshu_a是应该左移，但它的位数要扩展而不是原来 的8位，你的写法将chenshu_a的最高位丢掉了，会造成结果完全不对
个人看法而已，没有试过，我这里没有那个软件