ise怎么看编译进程

❶ 如何查看ISE IP核的verilog代码

这个ce的意思是clock enable，是你生成IP核的过程中设置了这个选项才会有的，叫做时钟使能，是一个输入控制信号，而不是输出
但是呢这个只会导致warning，不会导致仿不出数据，仿真结果应该会把这个信号挂Z，但是dout还是有的
我建议你，去掉调用IP核的那个模块，直接一个裸核，也是可以仿真的，然后你直接生成TEST文件，你就会看到哪些是输入，哪些是输出，然后输入给了，是肯定有输出的
然后你再写模块调用IP核，再进行TEST，一步一步来。
觉得答案可以的话，就采纳吧，有什么不懂可以继续问我，最近查文档网络财富用完了，所以在做任务，你采纳了我就有难题奖励了

❷ ise编译后还需要编译

在使用ISE进行modelism仿真前，要先对仿真库进行编译。
编译：标号为1的是全编译，即从头开始编译，而有的时候我们只修改了一小部分代码，所以编译的时候不用全编译。

❸ ISE综合后仿真如何操作

第一步：用modelsim编译xilinx的库，并添加；
第二步：打开ISE，edit——>preference，在第三方仿真工具里添加你安装modelsim的目录；
第三步：打开你要仿真的ISE工程，在“source”窗口上面有一个下拉菜单，菜单有“behavioral simulation”以及“post synthesis simulation”等，选最后一个
第四步：现在在source窗口，你应该能够看到你写的测试激励文件；单击选中该文件，在process的窗口应该能看到modelsim的图标及仿真选项
第五步：双击process窗口的modesim图标，即开始调用modelsim进行仿真！

手头这台电脑没装ISE，凭记忆写了这么多，希望能有帮助；

❹ ise怎样编译

写好项目，文件之后，在左侧的Sources 点击主文件，下框自动显示Processes，请点击Implement Design的 “+” , 再右击 Implement Design, 选择 Run, Rerun 或者 Run All 即可！(参考版本Ise-V10.1)

❺ ISE写好程序后如何查看电路

先check syntax（检查语法），通过后，没有问题就可以synthesize（综合），然后就可以看到rtl级的原理图，在左边processes的框框里面，点synthesize里面的VIEW ,

❻ ise编译完成生成没成功

系统bug。ise编译是一款编写代码软件，该软件在编译完成后出现没成功提示，是系统bug的原因，只需要将该软件关闭后重新打开即可。

❼ 如何编译xilinx仿真库

首先介绍一下Xilinx几个主要的仿真库（路径：D:\Xilinx\11.1\ISE\verilog\src\）
Unsim文件夹：Library of Unified component simulation models。仅用来做功能仿真，包括了Xilinx公司全部的标准元件。每个元件使用一个独立的文件，这样是为了方便一些特殊的编译向导指令，如`uselib等。
XilinxCoreLib: CORE Generator HDL Library model。仅用来做功能仿真，包括了使用Xilinx Core Generator工具产生的IP仿真模型，例如FIFO等。
SIMPRIM: Library of generic simulation primitives。用来做时序仿真或者门级功能仿真。
SmartModel：用来模拟非常复杂的一些FPGA设计，其中用到了Power PC或者RocketIO等。
我们一般只用其中的三个库：simprims，unisims，xilinxcorelib。
编译Xilinx仿真库有多种方法，比如，可以在ISE软件中编译xilinx仿真库，这样在ISE调用Modelsim进行仿真了。但是利用ISE调用Modelsim仿真虽然操作方便，但是每次仿真前都要先进行综合，这样会很费时间，如果单独用Modelsim进行仿真，则可以不用进行综合而直接进行功能仿真。不进行综合就仿真的结果是可能本来的设计就是不可综合的。但是只要按照可综合的代码风格进行设计一般不会出现这中问题。这样做的好处是节省了综合需要耗费的时间，所以下面主要介绍直接利用Modelsim编译Xilinx库，并进行仿真的流程。
Step1：在Modelsim的安装路径下建立一个文件夹，用来存储编译后的库文件。

Step2：打开Modelsim，更改路径为xilinx_lib

Step3：新建一个库，命名为xilinx_unisims，用来存放unisims库编译后的文件。

Step4：将unisims库文件编译到xilinx_unisims库中。选择Compile

在Library选择刚创建的xilinx_unsims库，查找范围为D:\Xilinx\11.1\ISE\verilog\src\unisims，然后全选所有文件，点击右下角Compile进行编译

编译完成后可以看到unisims库的文件都被编译到xilinx_unsims库中去了。

Step5：按照Step4的方法创建xilinx_corelib和xilinx_simprims两个库，分别将XilinxCoreLib和simprims文件夹的文件编译到这两个库中去。编译完成后可以看到Library中多出了刚才创建的三个库。

Step6：在安装目录下找到modelsim.ini文件，关掉它的只读属性，并添加以下三个语句，将这三个库添加到默认库文件中去。

添加完成后，保存，并把modelsim.ini改为只读。
这样以后再次打开Modelsim以后就可以看到Library中多出了刚才创建的三个库。

❽ 如何查看ise工程是哪个版本设计的

查看工程目录下：”工程名“_summary.html文件。

❾ Xilinx ISE 编译时,place & route 很慢.

个人看法，有两种可能：
1. 你的工程占用资源较多，随着资源的消耗，如果工程很大，ISE需要反复将之前布线好的部分进行优化，以腾出空间给后面的逻辑，所以越到后来布通所花费的时间就越长；
2. 你的约束中有较为苛刻或是不合理的时序约束，ISE需要花大量的优化计算去满足你的约束。
欢迎讨论。

❿ 关于ISE的一个问题，请大家帮忙！

选择编译库和Modelsim的路径。在<ise安装路径>/bin/nt/下找到compxlibgui.exe并执行，按照图形界面提示逐步执行即可，其他方法不在介绍。选择正确的路径，Edit→prefences→ise general→integrated tools→model tech simulator，在此位置输入正确安装路径即可。完成上述步骤之后，就可实现无缝连接。如有疑问，可在我的播客留言http://perfectzj.zone.ku6.com/