fpga编译文件过大

⑴ 用QuartusII做FPGA开发，怎么把很多工程最后放到一个工程里去编译，合成一个大工程

如果大家各自模块调试都没问题的话，那就把所有模块生成块，然后直接连线就行了

⑵ FPGA编译的问题

看看是不是没把dlatch.v添加到工程里面

⑶ 谁能缩短大容量FPGA的编译时间

1）加大内存，最少大于8G，最好16G以上
2）换新的多核CPU微机
3）工程加约束，约束越清晰，软件编译的目的性越明确，时间越快。另外就是约束不能太过，比如100MHz的工作频率，约束到150MHz，这样会增加编译综合的难度。

⑷ FPGA电路图在编译时Fitter出现ROM超过限制

可以在quartus菜单的design中，选定比你现在选定的FPGA型号更高级的型号，更高级的型号支持的ROM容量更多更大。也可以考虑优化自己的程序。

⑸ Quartus II 编译问题~~

我用的11.0没有这个问题。你可能是第一次编译后更改过设置。或者是不是run过别人的TCL文件那样也可能更改了你的设置。在Assigments\Device\Device and pin options\configuration\configuration scheme 下面有你要选Active serial 模式这样才能生成pof文件。如果你选了PS模式只生成sof文件。
EPCS的事情也在Assigments\Device\Device and pin options\configuration下面如果你选的FPGA不是特别大的话，默认的设置是auto就是epcs4。
顺便问下这个你用的SP1是安装的整个11.0SP1 。还是装好11.0后单独安装的sp1包。有破解文件能给我一个么？我的邮箱[email protected]

⑹ 谁能缩短大容量fpga的编译时间

1）加大主机内存；
2）换好的主机（cpu）；
3）fpga工程加约束，约束越具体，软件工作时的目的性就越强，运行时间就短，不过约束达到要求即可，不能约束得太厉害，比如100MHz就可以满足了，你非要约束为150MHz。

⑺ fpga编译问题

你是不是用了SIGNALTAPII,用了的话你编译时必须是你在signaltaoII中用到的信号所在的层来编译，如果不是的话就会出现这个问题。

⑻ 求教FPGA编译中的问题

应该跟时序约束相关，看看原来的工程里面的.sdc文件是否拿过来了。（Assignments--Settings--TimeQuestTimngAnalyzer）