quartus2编译教程

1. quartus II的编译器窗口在哪里

quartusII的编译器窗口的打开方式如下：
1、点击主菜单的VIEW
在VIEW里找到utilitywindows
2、utilitywindows里面找到projectnavigator(工程文件)andstatus(编译状态)就可以打开了。

2. 在quartus2中,关了文件,当重新打开后怎么样编译呢

将要编译的文件设为当前文件就可以编译了，或者打开文件的时候，先打开一个类quarus图标的你需要的文件的文件名，然后再打开文件就可以直接编译了

3. 为什么QUARTUS II编译后只生成sof文件怎样设置才能生成pof文件

QuartusII编译以后不能产生POF文件往往是由于没有选择EPCS器件造成，
下面就如何选择EPCS介绍以下步骤：
1 打开QuartusII

2 打开“Assignments/Device”
3
点击“Device anf Pin Option/Configuration”
4 选择“Use Configuration device”在下拉菜单中选择使用的串行EPCS4器件（这是我使用的型号）

5 选择“OK”完成设置。指定EPCS后，重新编译，产生了POF文件

4. 如何用Quartus II对用Verilog HDL语言编写的源码进行仿真

要使用QuartusII 进行仿真，首先进行代码编译。

代码输入完成后，点击start compilation按钮开始编译，编译完毕后，点击新建按钮，新建一个WaveForm文件。
然后打开Node Finder，将Pin选择为 All，然后点击 find 按钮，将会将你的代码中的所有输入输出管脚都显示出来，用鼠标选择所有管脚，拖动到WaveForm文件的波形显示框中，每个管脚的状态就都出来了，在你想要输入的管脚上设置高低电平，完毕后，点击 Start Simulation 按钮开始仿真，结束后输出管脚会显示结果。

5. quartus ii使用教程

1、首先，打开Quartus II 应用程序，并选择创建新工程按钮。

6. 如何使用quartus ii综合

QuartusII 是Altera公司开发的功能最强大的PLD编译工具，全面取代MAX＋PLUS

使用步骤：

一、建立工程.
1、“File”→“New Project Wizard”开始新工程的建立设置。‘NEXT’
2、指定project的路径，和project的名称，顶层文件的名称（一般与工程名相同）。
3、指定project中要include 的文件。
4、选择project中要使用的一些EDA TOOLS。
5、选择所使用的器件的家族“family” 和具体型号。
6、‘finish’ 完成工程的设置。

二、输入文件. 在工程中新建设计文件：图形文件“Block Diagram/Schematic File”，Verilog语言文 件“VerilogHDL File”
1、完成工程文件的输入,若为顶层文件，则文件名应该保存为与工程名相同。
2、编译设置:“Assignment”→“Compiler Settings Wizard”→“Next”
3、根据编译窗口的提示修改错误。
4、编译后会生成编译报告“Compilation Report”会分成如下几项：
(1) Analysis＆Synthesis语法检查，把大电路转成较小的元件
(2) Fitter 器件资源利用情况，引脚分配情况等
(3) Assembler 连线各元件
(4) Timing Analyzer 时间分析

三、仿真. 完成工程文件的编译、综合、时间、分析后就可以建立波形仿真文件进行功能仿真
1、建立仿真文件
“File”→“New”→“Other Files”→“Vector Waveform File”→“OK”
2、选择输入输出引脚
Edit→“Insert Node or Bus”→“Node Finder”，在“Filter”处选择“Pins:all”，再按下“ >>”将所有选中的引脚添加到“Seleted Nodes”框，点“OK”→“OK”完成引脚添加。可通过右键 修改引脚的显示方式、属性、初始值等参数。
3、仿真时间、栅格的设置
Edit→‘End Time’ 设置仿真结束的时间， ‘Grid Size’设置每个栅格表示的时间。仿真时间是 以建立仿真文件时给出的结束时间为准，仿真设置“Wizards”中设定的End Time没用。
4、仿真编译设置
‘Assignments’→‘Wizards’→‘Simulator Settings Wizard’→选择当前要仿真得文件
仿真文件做好后还要将其设置为当前仿真文件，才可以开始仿真。因为有时一个工程需要建立多个 仿真文件，这就需要通过设置确定仿哪个文件了。在选择仿真类型“Type of simulation”时，“ timing”代表考虑延时，“functional”表示功能型的仿真。
5、先编译后仿真
‘Processing’→‘Start Compilation＆Simulation’
6、仿真结束后会生成仿真报告“Simulation Report”
仿真结果并不是出现 在所建立得仿真文件中，在仿真报告中有独立的仿真结果。
仿真的结果总是与当前的工程文件相对应，工程文件改变后要重新仿真后才有意义。

四、将工程模块化，利用图形设计文件建立更大的工程
模块工程文件（“Block Diagram/Schematic File”或“Verilog HDL File”）编译仿真成功后就可以 将其模块化，然后在更高层次将各个模块级联起来，构成更大得工程。
1、模块化
‘File’→‘Creat/Updata’→‘Creat Symbol Files for Current File’ 然后编译器会自动将当前工程完整得编译一遍，然后生产图形模块，放在存放当前工程的文件夹里。
2、更大的工程
（1）建立工程文件
“File”→“New”→“Device Design Files”→“Block Diagram/Schematic File”→“OK”
（2）输入元件
右键→‘Insert’→‘Symbol’→可以在库文件中选，也可以通过“浏览”将已经建立图新模块的 工程加载进来。
（3）连线

7. quartus ii中怎么编译vhdl语言的程序

首先建立一个工程项目，在这个项目中建立VHDL源代码文件，顶层文件名与项目名相同（但后缀不同）。然后在菜单中选定编译就行了。

8. 求quartus2的详细使用方法

Quartus II 的使用 2
1 工程建立 2
2 原理图的输入 5
3 文本编辑 （verilog） 15
4 波形仿真 16

Quartus II 的使用
在这里，首先用最简单的实例向读者展示使用Quartus II软件的全过程。进入WINDOWS XP后，双击Quartus II图标，屏幕如图1.1所示。

图 1.1 Quartus II 管理器
1.1 工程建立
使用 New Project Wizard，可以为工程指定工作目录、分配工程名称以及指定最高层设计实体的名称。 还可以指定要在工程中使用的设计文件、其它源文件、用户库和 EDA 工具，以及目标器件系列和器件（也可以让Quartus II 软件自动选择器件）。
建立工程的步骤如下：
（1） 选择File菜单下New Project Wizard ，如图1.2所示。

图 1.2 建立项目的屏幕
（2） 输入工作目录和项目名称，如图1.3所示。可以直接选择Finish，以下的设置过程可以在设计过程中完成。

图 1.3 项目目录和名称

（3） 加入已有的设计文件到项目，可以直接选择Next，设计文件可以在设计过程中加入，如图1.4所示。

图 1.4 加入设计文件
（4） 选择设计器件，如图1.5所示。

图 1.5 选择器件
（5） 选择第三方EDA综合、仿真和时序分析工具，如图1.6所示。

图 1.6 选择EDA 工具
（6） 建立项目完成，显示项目概要，如图1.7所示。

图 1.7 项目概要

1.2 原理图的输入
原理图输入的操作步骤如下：
（1） 选择File 菜单下 New ，新建图表/原理图文件，如图1.8
所示。

图 1.8 新建原理图文件
（2） 在图1.9的空白处双击，屏幕如图1.10所示：
（3） 在图1.10的Symbol Name 输入编辑框中键入dff后，单击
ok按钮。此时可看到光标上粘着被选的符号，将其移到合适的位置（参考图 1.11）单击鼠标左键，使其固定；
（4） 重复（2）、（3）步骤，给图中放一个input、not、output
符号，如图1.11所示；在图1.11中，将光标移到右侧input右侧待连线处单击鼠标左键后，再移动到D触发器的左侧单击鼠标左键，即可看到在input和D触发器之间有一条线生成；

图1.9 空白的图形编辑器

图1.10 选择元件符号的屏幕

图1.11 放置所有元件符号的屏幕
（5） 重复（4）的方法将DFF和output连起来，完成所有的连
线电路如图1.12所示；
（6） 在图1.12中，双击input_name使其衬低变黑后，再键入
clk，及命名该输入信号为clk，用相同的方法将输出信号定义成Q；如图1.13所示。
（7） 在图1.13中单击保存按钮 ，以默认的try1 文件名保存，
文件后缀为bdf。

图1.12 完成连线后的屏幕

图1.13 完成全部连接线的屏幕
（8） 在图1.8中，单击编译器快捷方式按钮 ，完成编译后，弹
出菜单报告错误和警告数目，并生成编译报告如图1.14所示；

图1.14 完成编译的屏幕
（9） 若需指定器件，选择Assignments菜单下Device选项，屏
幕如图1.15所示；

图1.15 器件设置
（10） 完成如图1.15所示的选择后，单击OK按钮回到工作
环境；
（11） 根据硬件接口设计，对芯片管脚进行绑定。选择
Assignments菜单下Pins选项；
（12） 双击对应管脚后Location空白框，出现下拉菜单中选
择要绑定的管脚，如图1.16所示；

图1.16 管脚指定
（13） 在图1.16中完成所有管脚的分配，并把没有用到的引
脚设置为As input tri-stated, Assignments—Device—Device and Pin Options –Unused Pins，然后重新编译项目；
（14） 对目标版适配下载，（此处认为实验板已安装妥当，有
关安装方法见实验板详细说明）单击 按钮，屏幕显示如图1.17所示；

图1.18 适配下载界面
（15） 选择Hardware Setup ，如图1.19所示；

图1.19 下载硬件设置
（16） 在图1.19中选择添加硬件ByteBlasteMV or ByteBlaster II，如图1.20所示；

图1.20 添加下载硬件
（17） 可以根据需要添加多种硬件于硬件列表中，双击可选列表中需要的一种，使其出现在当前选择硬件栏中（本实验板采用ByteBlaster II 下载硬件），如图1.21所示；

图1.21 选择当前下载硬件
（18） 选择下载模式，本实验板可采用两种配置方式，AS模式对配置芯片下载，可以掉电保持，而JTGA模式对FPGA下载，掉电后FPGA信息丢失，每次上电都需要重新配置，如图1.22所示；

图1.22 选择下载模式
（19） 选择下载文件和器件，JTAG 模式使用后缀为sof 的文
件，AS模式使用后缀为pof的文件，选择需要进行的操作，分别如图1.23，图1.24所示；使用AS模式时，还要设置Assignments 菜单下Device，如图1.25，选择图1.25中Device & Pin Options，如图1.26，选择使用的配置芯片，编译；

图1.23 JTAG下载模式

图1.24 AS下载模式

图1.25 器件选项

图1.25 配置芯片选择
（20） 点击Start按键，开始下载。
1.3 文本编辑 （verilog）
这一节中将向读者简单介绍如何使用Quartus II软件进行文本编辑。
文本编辑（verilog）的操作如下：
（1） 建立我们的project2项目如下图：

图1.26 建立项目project2
（2） 在软件主窗口单击File菜单后，单击New选项，选择Verilog HDL File选项，如图1.27所示：

图1.27 新建Verilog HDL文件
（3） 单击OK进入空白的文本编辑区，进行文本编辑，本节列举一个D触发器的例子，其完成后的屏幕如图1.28所示；

图1.28 完成编辑后的屏幕
（4） V文件名必须与模块面相同，将dff1.v文件设置为顶层文
件，Project—Set as Top-level Entity
（5） 完成编辑后的步骤与完成原理图编辑的步骤相同，请参考
1.1节有关内容。
（6） 利用v文件生成原理图模块。在v文件编辑界面中，
File—Creat/Update—Creat Symbol Files for Curent File.
1.4 波形仿真
下面以1.2节中project2为例，介绍使用Quartus II 软件自带的仿真器进行波形仿真的步骤。
（1） 打开project2 项目，新建波形仿真文件，如图1.29；

图1.29 新建矢量波形文件
（2） 在建立的波形文件左侧一栏中，点击鼠标右键，在弹出菜单中选择 Insert Node or Bus，如图1.30所示；

图1.29 矢量波形文件节点加入
（3） 在出现的图1.30中，选择Node Finder，将打开Node Finder 对话框，本试验对输入输出的管脚信号进行仿真，所以在Filter 中选择 Pins：all，点击List 按钮，如图1.31所示；

图1.30 节点加入工具框

图1.31 Node Finder 对话框
（4） 在图1.31左栏中选择需要进行仿真的端口通过中间的按钮加入到右栏中，点击OK，端口加入到波形文件中，如图1.32；

图1.32 加入仿真节点后的波形图
（5） 在图1.32中，选择一段波形，通过左边的设置工具条，给出需要的值，设置完成激励波形，保存后如图1.33所示；

图1.33 设置好激励波形的波形文件
（6） 设置为功能仿真：Assignment—Timing Analysis Settings--
Simulator Settings—Simulation mode 选择Functional, 生成网络表Processing—Generate Functional Simulation Netlist；
（7） 点击快捷按钮 ，开始仿真，完成后得到波形如图1.34所示，根据分析，功能符合设计要求。

图1.33 波形仿真结果