hdlverilog语言的编译过程

① 请大神帮忙解释，VerilogHDL语言

用普通语音的方式解释一下程序运行的顺序和规则：
首先定义了一个字符串指针数组，最后一个指向的字符串是"end"
主函数调用DisplayNames显示这个数组指向的所有字符串(不包括最后的那个end)

DisplayNames函数：

判断当前提供的字符串指针指向的字符串是否逗end地，如果是，直接返回，什么也不做；
否则用当前字符串指针的下一位置指针调用另一个DisplayNames函数，等它返回后将当前不等于end的字符串printf出来并等待键盘输入一个字符后返回调用者

结果就是，会倒序输出所有字符串，最终返回主函数并结束运行
这里会调用多个DisplayNames函数，每个函数调用时调用者不同，但处理相同而已。你可以简单理解为，调用基础DisplayNames你就写几遍DisplayNames函数，第1次取名并调用的是DisplayNames1，...，第n次调用的是DisplayNamesN，每个函数的运行除返回值以外(DisplayNames没有返回值)不互相影响

② 如何用Quartus II对用Verilog HDL语言编写的源码进行仿真

要使用QuartusII 进行仿真，首先进行代码编译。

代码输入完成后，点击start compilation按钮开始编译，编译完毕后，点击新建按钮，新建一个WaveForm文件。
然后打开Node Finder，将Pin选择为 All，然后点击 find 按钮，将会将你的代码中的所有输入输出管脚都显示出来，用鼠标选择所有管脚，拖动到WaveForm文件的波形显示框中，每个管脚的状态就都出来了，在你想要输入的管脚上设置高低电平，完毕后，点击 Start Simulation 按钮开始仿真，结束后输出管脚会显示结果。

③ 用verilog hdl语言编写一个8—3译码器程序

首先要纠正一下，相对多的输入转化成为相对少的输出，一般叫编码器；相对少的输入转化成为相对多的输出，一般叫译码器。所以，确切地说你要做的应该是8-3编码器（还是3-8译码器）。//8-3编码器verilog代码mole enc_83(datain, dataout, en); input [7:0] datain; input en; output [2:0] dataout; reg [2:0] dataout; always @* if (~en) dataout = 3'b0; else case(datain) 8'b0000_0001: dataout = 3'b000; 8'b0000_0010: dataout = 3'b001; 8'b0000_0100: dataout = 3'b010; 8'b0000_1000: dataout = 3'b011; 8'b0001_0000: dataout = 3'b100; 8'b0010_0000: dataout = 3'b101; 8'b0100_0000: dataout = 3'b110; 8'b1000_0000: dataout = 3'b111; default: dataout = 3'b000; endcaseendmole//关于上述代码的说明1) 上述实现的是8-3普通编码器，即同一时刻输入保证只有一位有效；2) 上述代码没有输出编码有效的标识位，如果需要的话可自行添加。

④ 每个Verilog HDL程序包括哪4个主要部分

每个Verilog程序包括四个主要部分：端口定义、I/O说明、内部信号声明、功能定义。Verilog HDL是一种用于数字逻辑电路设计的语言。用Verilog HDL描述的电路设计就是该电路的Verilog HDL模型。

Verilog HDL既是一种行为描述的语言也是一种结构描述的语言。这也就是说，既可以用电路的功能描述也可以用元器件和它们之间的连接来建立所设计电路的Verilog HDL模型。Verilog模型可以是实际电路的不同级别的抽象。这些抽象的级别和它们对应的模型类型共有以下五种：

1、系统级(system)：用高级语言结构实现设计模块的外部性能的模型。

2、算法级(algorithm)：用高级语言结构实现设计算法的模型。

3、RTL级(Register Transfer Level)：描述数据在寄存器之间流动和如何处理这些数据的模型。

4、门级(gate-level)：描述逻辑门以及逻辑门之间的连接的模型。

5、开关级(switch-level)：描述器件中三极管和储存节点以及它们之间连接的模型。

(4)hdlverilog语言的编译过程扩展阅读

一个复杂电路系统的完整Verilog HDL模型是由若干个Verilog HDL模块构成的，每一个模块又可以由若干个子模块构成。其中有些模块需要综合成具体电路，而有些模块只是与用户所设计的模块交互的现存电路或激励信号源。

利用Verilog HDL语言结构所提供的这种功能就可以构造一个模块间的清晰层次结构来描述极其复杂的大型设计，并对所作设计的逻辑电路进行严格的验证。Verilog HDL行为描述语言作为一种结构化和过程性的语言，其语法结构非常适合于算法级和RTL级的模型设计。

Verilog的设计初衷是成为一种基本语法与C语言相近的硬件描述语言。这是因为C语言在Verilog设计之初，已经在许多领域得到广泛应用，C语言的许多语言要素已经被许多人习惯。一种与C语言相似的硬件描述语言，可以让电路设计人员更容易学习和接受。

不过，Verilog与C语言还是存在许多差别。另外，作为一种与普通计算机编程语言不同的硬件描述语言，它还具有一些独特的语言要素，例如向量形式的线网和寄存器、过程中的非阻塞赋值等。总的来说，具备C语言的设计人员将能够很快掌握Verilog硬件描述语言。

⑤ 学习verilog HDL是什么步骤要多久才能应用

我建议你边学边理解边练习。
首先，Verilog语言本身并不难，跟C语言非常的类似。你要做的工作就是比较Verilog和C的相同点和不同点，注意并总结，加深印象，同时要注意Verilog是硬件描述语言，所以编程的时候要结合数字电路的基本原理来编程。
学完Verilog，首先遍一些简单的组合或者时序电路来加深对Verilog语言的掌握，同时多看实例多积累经验。
像初学者刚学完Verilog，编个计数器，时钟什么的，（时钟可以用数码管显示，这个简单）都是可以的，不要太复杂，算是练练手。
也可以纯粹的在软件上仿真即可。
开始的时候，推荐先在软件上仿真，然后再进行硬件仿真，这样的顺序比较合理。
其次，学习FPGA不建议用笔记本，因为工程量大的时候，运行起来是非常费时的！建议电脑配置至少采用“奔腾双核+512M独显+2G内存”的模式，这个配置现在对笔记本也不算太高，但是真正做项目的时候，估计配置还是得提高。

⑥ verilog编译指令是什么

编译器指令在指令之后的整个编译过程中有效（可跨越多个文件）
可以理解为对编译器进行“指示” 告诉编译器一些用户定义的规则

VHDL没有编译器指令（但是有EDA工具编译器指令）

某些EDA工具提供只有该工具可识别的编译器指令（不是标准 可以同时支持verilog和VHDL）

电子设计流程中 rtl到网表（以及各层次网表之间）的转换叫“综合” 这种说法是准确的
编译是软硬件通用的 意思是把编程语言转换成机器码（包括语法检查）
平时基本上可以理解为一个意思