ic设计需要的脚本语言

A. Perl脚本在数字IC设计中有哪些应用

Perl脚本可以用于生成有规律的代码，如SOC地址仲裁模块verilog代码、不同规格的CRC校验verilog代码、不同规格的FIFO代码。
在芯片设计过程中，所用到的FIFO数量很多，大于100多个很常见，甚至大于500个都是存在的。而不同规格的FIFO基本都是用最基础的RAM模块来搭建实现的，如果依靠人工编写，错误率高而且效率极其低下。因此，使用perl脚本编写不同规格的FIFO代码是可靠高效的方式。
快速生成testbench：在进行功能仿真的时候，需要编写测试案例testbench，可以利用perl脚本快速生成测试案例的大部分代码，手动添加少量verilog，即可快速完成testbench的编写，有效减少工作量。
Verilog代码自动对齐：verilog代码在人工编写时全靠手敲空格符会很累，并且效率低下，采用perl脚本一键对齐，效率高节省体力。
Mole例化连接：有些mole模块的输入输出信号有上百条，依靠手动添加会很繁琐，此时利用perl脚本生成例化模块可以有效提高效率，降低错误率。

B. Perl等脚本语言在IC设计中有哪些用处

Perl是Practical Extraction and Report Language的缩写，它是由Larry Wall设计的，并由他不断更新和维护，用于在UNIX环境下编程。
Perl具有高级语言（如C）的强大能力和灵活性。事实上，你将看到，它的许多特性是从C语言中借用来的。
与脚本语言一样，Perl不需要编译器和链接器来运行代码，你要做的只是写出程序并告诉Perl来运行而已。这意味着Perl对于小的编程问题的快速解决方案和为大型事件创建原型来测试潜在的解决方案是十分理想的。
Perl提供脚本语言（如sed和awk）的所有功能，还具有它们所不具备的很多功能。Perl还支持sed到Perl及awd到Perl的翻译器。
简而言之，Perl象C一样强大，象awk、sed等脚本描述语言一样方便。

C. 我想请教IC设计与程序设计、C语言有什么相关，能具体讲讲它们的关系吗

IC设计就是电路设计，与程序设计没有直接关系！当然，在复杂一点的集成电路里，一般都会有MCU在上面运行程序乱败，这时电路设计就与程序设计哗哪颤相关上了。程序设计的语言有很多，一般MCU都有自己的汇编语言，也可用C进缓绝行

D. IC设计职位介绍之“数字后端设计工程师”

IC设计职位介绍之“数字后端设计工程师”

数字后端处于数字IC设计流程的后端，属于数字IC设计类岗位的一种。在IC设计中，数字后端所占的人数比重一直是最多的，而且随着芯片规模不断加大，后端工程师需要的人数将会越来越多。

一般来说，数字后端按岗位类别可以分为：逻辑综合，布局布线physical design，静态时序分析（STA），功耗分析Power analysis，物理验证physical verification等岗位。人才的需求量进一步加大，这也是现阶段数字后端工程师招聘量巨大的原因。

1、主要干什么？

逻辑综合（Synthesis）

主要负责将RTL code转换为实际后端使用的netlist网表, 一个好的网表对布局布线的工作起到决定性作用。要尽可能做到performance, power, area的优化。尤其是现如今的一些要求高性能的设计，对综合的要求非常高。

综合质量很大一定程度上取决于综合软件的性能，业界流行的两个综合工具是Synopsys的Design Compiler和Cadence的Genus，熟练的掌握两个工具的使用方法是综合工作的一个基本条件。

布局布线（PD）

布局布线是数字后端中占比最大的工作，主要负责netlist到GDSII的转化过程，步骤包括Floorplan，Place，CTS，Optimize，Route，ECO等，确保自己负责的模块满足时序还有物理制造的要求。同时，需要协同其他工程师，及时提供他们需要的文件，比如def, spef，网表等。是数字后端中最袭衡核心的工作。

布局布线对工具的依赖程度拍昌做较强，而且工具操作相对来说较为复杂。业界较为常用的是cadence的Innovus软件和Synopsys的ICC，掌握这两大工具的使用需要花费一定的时间。

静态时序分析（STA）

静态时序分析简称为STA，时序验证分析是数字后端中的重要一块内容，芯片需要满足各种corner下面的setup,hold时序要求以及其他的transition, capacitance, noise等要求。STA需要制定整个芯片的sdc约束文件，选择芯片需要signoff的corner以及全芯片的timing eco流程。是一份难度要求很高的工作。

静态时序分析通常通常需要掌握Synopsys的primetime以及cadence的tempus两大软件的使用方法。

物理验证（PV）

物理验证也是tape out前的一项重要事项。如果物理验证有错，那芯片生产就会失败。在布局布线工具中，软件只能检查到金属层上的物理违反，而真正的物理验证需要检查到器件底层（base layer）.因此，物理验证需要将金属层和底层金属合并到一起，进行全芯片的drc检查。同时，还需要做全芯片的LVS（版图与原理图一致性检查），ERC（电气规则检查）。确保芯片没有任何物理设计规则违反。

物理验证一般在mentor公司的calibre中进行，是业界标准的物理验证工具。

功耗分析（PA）

功耗分析也是芯片signoff的重要一大块，随着现在芯片的规模越来越大，功耗在迅州芯片的中的地位也越来越高。功耗分析的两大任务是分析IR drop（电压降）和EM（电迁移）。及时将结果反馈给布局布线任务组，让他们及时修改后端设计图，解决设计中潜在的问题。

一般功耗分析使用的工具有Ansys公司的redhawk，以及cadence公司的voltus和synopsys公司的ptpx。

2、主要打交道的人

数字后端工程师通常都是以一个项目组作为一个团队，前面说的这些任务都会分为不同的角色。通常，一个项目中会有一名顶层工程师，一名STA工程师，一名功耗分析工程师，一名物理验证工程师以及若干名模块工程师，这些工程师需要相互合作，共同完成全芯片的RTL到GDSII的过程，同时确保没有时序以及物理验证上的违例。

数字后端工程师还需要经常与前端工程师打交道，确保网表的功能正确以及sdc的正确制定，及时将后仿文件交付给前端，让前端工程师能尽快通过仿真发现潜在的设计问题。

DFT工程师也是我们经常与要交流的，因为测试逻辑设计在现在的芯片中的比重越来越大，后端工程师需要与DFT工程师确认好测试SDC的制定，扫描链scan chain的物理走向等任务。

3、需要掌握的技能和条件。

数字后端主要以软件工具为主，主要掌握以下软件（以cadence, synopsys,mentor公司为主）

布局布线：Innovus/Encounter, ICC2/ICC

综合：DC， Genus

物理验证：Calibre

静态时序分析： PrimeTime, Tempus

功耗分析： Redhawk, Voltus，PTPX

每种平台需要你掌握的技能不大一样，通常学会每种平台下学会一种工具即可。一个初级工程师想全部掌握这些技能也很难，如果这些工具你都会使用，就变成老司机了。

由于数字后端工程师需要跑一些自动化的任务，所以掌握必要的脚本语言也是必须的，比如掌握下面知识就显得比较重要：

Verilog

TCL

Perl

python

所有的技术类岗位，主要看的两点就是：专业技能（skills）和项目经验（experience）。所以除了上面列的这些技能，你能实际做过一两个项目，哪怕是一些小模块的后端设计，也是很重要的，尤其是做项目过程中积攒的debug经验。

如果你是在校学生，学校里实践数字后端的机会较少，所以基本上你只要简单懂一点流程以及时序方面的内容，可能就可以找到数字后端工程师的职位了。现在在校学生通过各种渠道（比如E课网），很多同学都掌握了上面的这些技能，甚至积累了一两个项目经验。会的人多了，招聘的要求也自然高一些了。

现阶段，数字后端工程师主要还是以招聘研究生为主，本科生招的很少。不过好消息是对专业的要求并不是很苛刻，并非集成电路方向不可，只要你掌握了上面的这些技能，哪怕不相关专业，比如材料、物理、自动化、机械等专业，也是可以成功应聘。

学历本科的同学也不要气馁，有工作经验的本科生，还是可以找到数字后端工程师的职位的，而且有很多成功的例子的。毕业学校一般的同学也不要气馁，985高校毕业，肯定是有优势的，但毕竟每年毕业生不多，在现在IC行业整体缺人的大背景下，依然会招收学校排名一般的学生的；当然前提还是一样，有专业技能（skills）和项目经验（experience）。

E. IC设计需要懂UNIX, Shell/perl/tcl 及 C/C++ 语言吗为什么有单位招聘IC设计师要求这些呢

其实需要懂这些东西肯定是工作需要。（我当时面试就要求我会这些，当然我肯定不是很坦裤并懂，知道点皮毛）
UNIX、LINUX，首先一般公司的工作纯碰平台一般都是这些操作系统，每个人通过一个term连到服务器上，服务器上有一点数量的licence，通过提交到服务器来跑仿真，本地只是一个窗口。
shell perl tcl等脚本语言，是为了批处理用的，很多仿真的什么的，如果自己一个一个做肯定很慢，用脚本写好了，提交上去了，让代码在服务器上慢慢跑，自己就可以休息了。（如regression等，这完全是为自己好，让你自己一个一个点提交，恶心死了，对于许多不关注的信息，用perl筛选下，自己看自己需要关注的信息就可以了）
至于c c++，这个是老祖宗，肯定得懂。IC工程师如果只知道verilog或VHDL，肯定就是笑话了。很多算法级别的仿真，还有对你设计的电路的验证工作，就需要一些c model来进行验证，这些都需要你懂c c++，其实现在一个合格的IC工程师，最好还懂system C或者systemverilog。
当然在懂点ARM什么的，CPU构架什么的就更好了，现在SOC项目都很大，需要这些让迹的知识储备》》
谢谢~~

F. 我是一个普通的二本院校微电子专业的学生，我对这个专业其实真的不是太了解，我们目前学的专业课有电路分

我是此专业毕业，如果要从事本行业工作，至少得研究生学历，还需要在春轿北京上海深圳之类工作，内陆机会很少。本科毕业还留在此行业内的一般都是在画版图，至少目前我还没看到有本科做设橘歼计的。现在刚毕业的研究生竞争也较激烈，可能上海毕业的会好一点圆森冲。如果做到资深级别也会不错。个人建议向嵌入式方向发展，可以自学，买开发板和教程。不走技术路线的话就另论，我个人还不大了解。

G. 揭秘集成电路设计之数字IC后端攻城狮

IC设计工程师是一个从事集成电路开发设计的职业。随着我国IC设计产业渐入佳境，越来越多的工程师加入到这个新兴产业中。成为IC设计工程师所需门槛较高，往往需要有良好的数字电路系统及嵌入系统设计经验，了解ARM体系结构，良好的数字信号处理、音视频处理，图像处理及有一定的VLSI基础。

故而，有很多在校同学希望能够了解企业中IC相关工程师的具体工作内容、技能要求、发展前景等，以增加自己的就业竞争力，同时，还有很多已经拿到offer的IC新人也希望能够增加相关方面知识储备，提前熟悉岗位工作内容，提前做好职业规划。

为此，搞定offer将在本篇文章为大家详细揭秘集成电路设计岗位之数字IC后端攻城狮的工作内容、工作强度等，并为大家提困纯供来自在职前辈的职场心得和建议，希望能够帮助到各位同学。

01 数字IC后端攻城狮

数字IC后端工程师是芯片微观界的建筑师，负责将前端工程师的设计图纸转化为实际的电路结构，并生成符合生产厂家要求的GDS文件。

02 作内容

包括但不仅限于：数字物理设计，综合网表编辑，路径地址解析协议流程的实现，在时序约束合理的情况下完成时序收敛，完成生产厂家设计规则检查等物理设计要求。一般来说，数字IC后端工程汪坦咐师会和模拟IC前端设计人员、厂家技术人员、封装测试技术人员频繁对接。展开来讲，细分为以下方面：

Placement

主要涉及STD cell的拜访，这一步基本是EDA工具根据mole的分布进行优化，不过如果时序出现问题还是需要一些人为干预的。

CTS

即时钟树(clock tree，简称CTS)，是驱动电路中的时序单元，一般情况下会使用平衡树（balance tree，简称BTS）。但是随着涉及频率越来越高，现在一些逻辑较深的路径也经常采用useful skew技术。

03

Route

即绕线，一般是在满足生产厂家设计规则检查的条件下，由EDA工具完成自动布局布线。随着技术的发展和成熟，EDA工具可以对关键时序路径进行layer promotion的优化，使用更少延迟的高层metal优化时序。

RC/STA/DRC/LVS/Formal

为了得到能实际交付生产的文件，需要在给定的时序约束下不断迭代优化时序，并且执行设计规则检查，版图网表一致性检查，优化后网表功能一致性检查等多项任务。

03

基础理论知识包括CMOS相关知识、半导体基本原理、数字电路设计知识等。

必备工具包括EDA工具信磨中的workshop和UserGuide以及shell或python等脚本语言。

此外，为构建自己的优势技术壁垒，还需深入学习STA原理；知道uncertainty/setup/holp time时序相关知识；了解一些模拟射频IP的特殊要求例如PLL、SENSOR等；熟悉高速IO的设计、包房、封测的要求；清楚一些常用IP的典型函数式设计程序或数据流例如ARM core、PCIE、DDR。

为区别于普通后端工程师，最好能够深入学习power planing；知道如何实现不同test mode下的test ability/coverage；了解如何筛片以减少封测成本；熟悉如何从timing、power或其他层面提高芯片良率。

04

主要取决于项目时间周期，基于数字IC后端的特点，通常流片前夕是工作强度最大的时期，因为数字IC后端工程师的工作进度将会严重影响能否按时递交版图和产品。

虽然大公司的flow相对完善，整体loading比较均衡，但是项目中的任何一个细枝末节都会影响整个流片，所以数字IC后端往往难逃任何一个环节失误所造成的schele delay。

05

数字IC后端是一个高需求高增长的行业。随着芯片产业蓬勃发展、生产规模日益扩大、芯片集成日益复杂，社会对数字IC后端设计人员的需求势必水涨船高，因此工作机会很多，跳槽非常容易。

一般来说，后端设计入门容易精进很难，由于后端设计参与流程较多，因此相比前端设计更具通用性，但是想要做到独挡一面，尚需不断积累，适合不断深入，沿着技术专家的发展路径走下去。不过如果对设计、IP、封装、测试、工艺等均有涉猎，也可转型PMO或者自主创业。

06

前辈建议

打好基础，注重积累理论知识、注重实践、积极主动、多请教、多学习。

H. IC设计公司最常用的是什么软件还有IC设计的流程究竟是什么（回答尽量通俗一点）

1. 首先是使用 HDL 语言进行电路描述，写出可综合的代码。然后用仿真工具作 前仿真，对理想状况下的功能进行验证。这一步可以使用 Vhdl 或 Verilog 作为 工作语言， EDA 工具方面就我所知可以用 Synopsys 的 VSS （for Vhdl） VCS 、 （for Verilog）Cadence 的工具也就是着名的 Verilog-XL 和 NC Verilog 2.前仿真通过以后，可以把代码拿去综合，把语言描述转化成电路网表，并进行 逻辑和时序电路的优化。在这一步通过综合器可以引入门延时，关键要看使用了 什么工艺的库这一步的输出文件可以有多种格式，常用的有 EDIF 格式。综合工 具 Synopsys 的 Design Compiler，Cadence 的 Ambit 3，综合后的输出文件，可以拿去做 layout，将电路 fit 到可编程的片子里或者 布到硅片上这要看你是做单元库的还是全定制的。全定制的话，专门有版图工程 师帮你画版图，Cadence 的工具是 layout editor 单元库的话，下面一步就是自 动布局布线,auto place & route，简称 apr cadence 的工具是 Silicon Ensembler,Avanti 的是 Apollo layout 出来以后就要进行 extract,只知道用 Avanti 的 Star_rcxt,然后做后仿真，如果后仿真不通过的话，只能 iteration， 就是回过头去改。 4,接下来就是做 DRC,ERC,LVS 了,如果没有什么问题的话，就 tape out GDSII 格式的文件， 送制版厂做掩膜板， 制作完毕上流水线流片， 然后就看是不是 work 了做 DRC,ERC,LVSAvanti 的是 Hercules,Venus,其它公司的你们补充好了 btw:后仿真之前的输出文件忘记说了，应该是带有完整的延时信息的设计文件 如：*.VHO,*.sdf RTL->SIM->DC->SIM-->PT-->DC---ASTRO--->PT----DRC,LVS--->TAPE OUT 1。PT 后一般也要做动态仿真，原因：异步路径 PT 是做不了的 2。综合后加一个形式验证，验证综合前后网表与 RTL 的一致性 3。布版完成后一般都会有 ECO，目的手工修改小的错误 SPEC->ARCHITECTURE->RTL->SIM->DC->SIM-->PT-->DC---ASTRO--->PT----DRC, LVS--->TAPE OUT SPEC：specification，在进行 IC 设计之前，首先需要对本 IC 的功能有一个基 本的定义。 ARCHITECTURE：IC 的系统架构，包括算法的设计，算法到电路的具体映射，电 路的具体实现方法，如总线结构、流水方式等。 在 IC 前端的设计中，ARCHITECTURE 才是精华，其他的大部分都是 EDA 工具的使 用，技术含量不高。 dv, design verification,验证 和前端、后端并列。 DFT, design for test. 前后端合作，并与 tapeout 后测试合作。 ir-drop. 后端和验证合作。 SI, 后端。 low-power design ,前后端合作. 数字 ic 设计流程 2 根据我的工作写了一个数字 ic 的设计流程，肯定有很多不足甚至错误的地方，欢迎大家批评指正！ 数字 ic 设计流程； 1. 需求分析： 只有需求分析做好了才可能设计出一个好的产品。这个工作主要 是根据市场需求规划整个 chip 所要实现的全部功能，这也是一个很痛苦的工作，因为市场要求设计 人员设计出功能越多越好并且单价越低越好的产品(mission impossible ^_^)。如果你做得是一个很有 前瞻性很有技术性的 chip，那就更要命了，在你做规划的时候，你用的协议很可能只是一个草案， 到你的代码仿真通过或者即将投片的时候，草案变成了一个国际标准，并且作了修改，修改的那部 分你很可能就没有实现(痛苦啊)， 这个时候你怎么办？所以需求分析是很重要的， 不过国内的工程师 一般不重视这一步。 2. 系统设计： 就是考虑把需求怎么实现的过程。这个阶段涉及到的工作是时 钟模块的实现思想、各个具体模块的划分、模块之间的接口和时序关系、管脚说明及封装、寄存器 功能描述及编址等。Active HDL 这个工具可以很清楚的表达出模块之间的层次和关系，推荐在系统 设计的时候使用。系统设计做的好对代码编写和仿真有很大帮助，可以很大程度上减轻后端的压力。 3. 代码编写： code，大家最喜欢的阶段也是大家认为比较没有前途的阶段。不过要想做出来的 chip 成本低，一个好的高质量的 code 也是很重要的。流行的编辑工具是 Ultraedit32，Active HDL 也很不 错，没有这些工具就用记事本吧，赫赫，工作站上一般就是用 vi 编辑器了。 4. 代码仿真： 仿真用 的工具工作站上的有 VCS、nc_verilog 和 nc_sim 等，也有用 modelsim 的，不过比较少；pc 上一般 就是用 modelsim 了， Active HDL 也有比较多的人用， 我觉得 pc 上还是 modelsim 比较好， 但是 Active HDL 可以生成 test_bench 的框架，要是两个工具都有，不防结合起来用。 5. fpga 测试： 这一步不 是必需的，但是 fpga 测试很容易找出代码仿真很难发现的错误，比如异步 fifo 的空满判断等，只是 fpga 验证环境的构建比较困难。 fpga 阶段经常用到下面的一些工具： 在 Synplicity 这是一个非常好的 综合工具，综合效率比较高、速度也比较快，同时也能检查出代码编写中的一些错误，FPGA Express 也不错。布线工具根据选用的不同公司的 fpga 而选用不同的工具，Xilinx 公司的产品用 ISE，Altera 公司的产品选用 QuartusII 或者 MaxplusII。 以上就是数字 ic 设计的所谓的前端工作，下面是后端流 程，后端流程的工作和投片厂家有关，设计人员的工作量在不同厂家之间相差还是比较大的 6. 综 合： 综合是指将 rtl 电路转换成特定目标 （用约束来描述） 的门级电路， 分为 Translation、 Optimization 和 Mappin，设计者需要编写约束文件，主要为了达到时序，面积，功耗等的要求，涉及到的综合工 具如 synopsys 的 design compiler,cadence 的 ambit buildgates(包含在 se_pks or spc 中)。毫无疑问， synopsys 的 DC 是大家常用的，最新的版本是 2003.06 版。还有一个工具是 magma，主要是面向 0.18 及以下工艺，发展比较快。 7. 门级验证： 这一步是为了保证布局布线的正确性。 门级验证包括 了门单元的延时信息，因而需要厂家工艺库的支持。 一开始要用到 formality 进行功能上的形式验 证。 通过 formality 检查后，要进行动态仿真和静态时序分析(STA)。STA 的工具常见的工具 是 synopsys 公司的 primetime，这种工具只用来分析门级的时序，速度较快，对提高电路的分析速度很 有帮助，可以在很短的时间找出 timing violation，缩短验证所用的时间，并且分析的覆盖面比较广， 不需要 testbench。动态仿真和代码仿真一样，仿真用的工具有 VCS、nc_verilog 和 nc_sim 等，观察 输出是否达到功能与时序的要求，这种验证方法需要 testbench，对硬件要求高，速度慢，但是是一 种比较可靠的方法 8 布局布线 CADENCE 的 SPC、MONTEREY 的 ICWIZARD 都是很好的工具， 易于使用。 厂家根据工艺会加入线延时信息返回给设计者。 9 后仿真 使用的工具和门级验证一样。 有些厂家为了尽可能缩短后端时间，可以帮你做 formality 检查，但是需要设计者提供源代码，设计 者一般都会拒绝。 好了，剩下的事情就让厂家去做吧。 欢迎大家批评指正！ 我对 IC 设计流程的一些理解（模拟 IC 部分）对于模拟 Asic 而言，在进行设计时是不能使用 verilog 或者其他的语言对行为进行描述，目前已知的可 以对模拟电路进行描述的语言大部分都是针对比较底层的针对管级网表的语言， 比如在软件 hspice 和 hsim 所使用的面向管级网表连接关系的语言——spice。因此如果使用语言对电路进行描述的话，在遇到比较大 型的电路时使用门级或者管级网表就比较麻烦。所以，一般在进行模拟电路设计的时候可以使用图形化的 方法来对模拟电路进行设计。比较常用的工具有 Cadence 公司的 Virtuso、Laker、Epd（workview） ，其中 Cadence 自带有仿真器 spectra 可以实现从电路图输入到电路原理图仿真，以及根据电路图得到版图并且 可以利用 cadence 的其他工具插件实现完整的版图验证，从而完成整个模拟电路芯片的设计流程。但是对 于 Laker 和 Epd 而言，这些软件所能完成的工作只是利用 foundry 模拟库中基本单元构建模拟电路图，所 得到的只是模拟电路的网表，而不能对该模拟电路进行仿真，因此一般在使用 laker 或者 EPD 的时候都需 要将得到的模拟电路转化为网表的形式，利用第三方的仿真软件进行仿真，比如使用 hsim、hspice 或者 pspice 对得到的网表进行仿真。然后再使用第三方的版图软件进行版图设计和 DRC、ERC、LVS 检查，所 以从设计的方便性上讲使用 Cadence 的全系列设计软件进行模拟电路设计是最为方便的。 在得到模拟电路的版图后就可以根据版图提取寄生参数了，寄生参数的提取方法和前面所讲的数字电路的 版图参数提取是完全相同的，利用提取得到的寄生参数就可以得到互联线所对应的延迟并且将该延迟或者 是 RC 参数反标回模拟电路图中去，从而得到更符合实际版图情况的电路图。对该电路图仿真就可以完成 后仿真，得到更符合实际芯片工作情况的信号波形。 因此， 在模拟电路设计中版图设计是非常重要的， 一个有经验的版图设计师可以很好将各种模拟效应通 过版图来避免，从而在相同设计的情况下得到性能更好的芯片设计。另外，一个准确的模拟单元库对于得 到更贴近实际流片测试结果的仿真波形也具有很大帮助的。 可惜目前国内的 foundry 做的库都不是很理想， 做的比较好的就只有 TSMC、UMC 这种大厂。

I. 请问模拟集成电路IC设计需要用到C,C++吗谢谢！

模拟IC设计怎么会用到C++啊。它最终面对的都是晶体管级的设计，主要工作是利用微米级型培滑的MOS管或者BJT搭建一些电路或者系统，像运放啊，AD啊，锁相环啊，基准啊等等。虽然中键有时候也会用到高级语言，但跟C半毛钱的关系都没有。一般卜腊的设计都是需要人工完成的，几乎没有高级语言可以代替，这跟数字IC是最大的不同之一

J. 求专业翻译

高级音像解码智能卡设计工程师
工作职责：
向 SoC(System on Chip,片上系统)经理报告，候选者应该为下列工作负责：

开发最新的CMOS复杂多媒体产品的SoC, 这种SoC具有内置CPU,存储控制器，媒体处理器和各种混合签名IP.
与国内和海外的交叉功能团队合作来说明规格，设计，验证和提高SoC的质量，并保证生产的及时性
参加SoC体系结构设计, SoC 的整合和验证
创造和优化DFT结构, STA 限制, 填塞和包装选择
与后台小组合作直到通过RTL规则检查,局域网仿真客户或功率分析等以保证成功应用。
工作要求:
拥有电子工程或相关专业的学士学位，拥有电子工程硕士学位者优先
具有三年或三年以上在ASIC/complex SoC设计或验证的相关经验
熟悉硬件描述语言，比如 Verilog, System Verilog和 VHDL
具有脚本语言Tcl, Python, Perl 的所有知识熟悉智能卡设计和验证工具流程，具有在DC, PT, NC-Sim 和/或启段茄者Spyglass亲手操作的经验

较好的英语和交流能力，需要经常与外国团队交流.
拥有与视频/音像解码相关工作经验，视频/音像处理技术和可靠度资燃弊格证者优先

高级MPEG音像智能卡设计工程师
工作描述
向团队队长报告工作。
这个职位的职责包括：
MPEG音像解码器的逻辑设计和检验,固件的开发等等。
最低要求
至少两年与音像相关的工作经验
熟悉ASIC 设计流程(尤其是RTL 编码，悄察合成 )
熟悉音像压缩的理论和算法了解MPEG-1/2 标准,熟悉其音像相关部分
熟悉音像解码器的一般体系结构和流程了解AV 图像同步录音的基本理论和算法
熟悉Perl/TCL 语言
熟悉 H264 标准的影像部分者优先考虑
能够使用集成编程语言者优先考虑
较好的口语表达和英语写作能力