verilog编译器轻量

⑴ verilog语言与c语言的区别

Verilog和C之间的区别

1、定义：

Verilog是用于模拟电子系统的硬件描述语言（HDL），而C是允许结构化编程的通用编程语

言。因此，这是Verilog和C之间的主要区别。

2、文件扩展名：

文件扩展名是Verilog和C之间的另一个区别.Verilog文件具有.v或.vh文件扩展名，而C文件具

有.c文件扩展名。

3、用法

Verilog有助于设计和描述数字系统，而C有助于构建操作系统，数据库，编译器，解释器，网

络驱动程序等。

Verilog是一种硬件描述语言（HDL），有助于描述网络交换机，微处理漏尘者器，触发器等数字系

统。因此，可以使用该语言描述数字系统的硬件。

C是一种支持结构化编程的高级通用编程语言。C语言的开发人员是Dennis Ritchie。它是许多

编程语言的基础，如Python，Java等。程序返薯员可以很容易地理解C程序，但计算兄竖机不理解它

们。因此，编译器将C源代码转换为等效的机器代码。计算机了解此机器代码，并执行程序中

定义的任务。C程序的执行速度比基于解释器的编程语言（如PHP，Python等）更快。

⑵ verilog里面的加1和加1'd1有什么区别

结果没有区别。
都是加1的意思，不同的是第一个1是按默认的位宽，也就是第一个1是32位宽的1，一个4位宽的变量和一个32位宽的1相加，在咐李有些编译器敏清中会给出warning，告诉你把一个32位的1截短位4位。第二个1指定了1的宽度，编译器不会给出warning。
Verilog是一种硬件描述语言，以文本形式来描桥简前述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。

⑶ HDL输入信号50MHz,需分频输出4Hz,代码及测试文件怎么实现

要实现将50MHz的输入信号分频输出4Hz，可以使用HDL语言（如Verilog或VHDL）编写代码来实现。

下面是一个简单的Verilog代码示例，实现了将50MHz的输入信号分频输出4Hz的功能：

`timescale 1ns / 1ps

mole divider_tb;
reg clk_in;
wire clk_out;
divider uut(.clk_in(clk_in), .clk_out(clk_out));
initial begin
clk_in = 1'b0;
#25000;
clk_in = 1'b1;
#25000;
end
endmole

在这段代码中，divider_tb是测试文件的模块名。在模块中，定义了一个输入信号clk_in和一个输出信号clk_out。然后，使用了一个名为uut的实例化模块，来连接定义的输入信号和输出信号，这个模块的实际类型是前面定义的divider模块。

最后，测试文件中的initial begin和迅吵end块中定义了测试用例。这里的测试用例是让输入信号clk_in先置亩敏侍为0，然后延时25000个时钟周期，再将输入信号置为1，再延时25000个时钟周期。这样，输入信号就可以产生一个50MHz的时钟信号，可以用来测试前面定义的divider模块。

请注意，这仅仅是一个示例代码，实际使用时可能需要根据具体情况进行调整。例如，你可能需要根据实际的分频比例来调整计数器的值，或者根据实拿铅际的测试需要来调整测试用例。

此外，你还需要使用HDL编译器将这些代码编译成可以在FPGA或ASIC上运行的代码。这需要使用特定的编译器，例如Xilinx Vivado或Intel Quartus。

不同的编译器可能有不同的编译选项，你需要根据你使用的编译器的文档来了解如何编译这些代码。
希望这些信息能够帮助你实现你的项目。

⑷ verilog编译指令是什么

编译器指令在指令之后的整个编译过程中有效（可跨越多个文件）
可以理解为对编译器进行“指示” 告诉编译器一些用户定义的规则

VHDL没有编译器指令（但是有EDA工具编译器指令）

某些EDA工具提供只有该工具可识别的编译器指令（不是标准 可以同时支持verilog和VHDL）

电子设计流程中 rtl到网表（以及各层次网表之间）的转换叫“综合” 这种说法是准确的
编译是软硬件通用的 意思是把编程语言转换成机器码（包括语法检查）
平时基本上可以理解为一个意思

⑸ 用Sublime Text搭建简易IDE编写Verilog代码

Verilog是一种硬件描述语言（HDL），该语言在Windows上有集成开发环境可以使用，如ModelSim，但ModelSim的编辑器不太好用因此笔者萌生了用Sublime Text3来编写Verilog的想法。下面我们将围绕着Sublime Text3搭建起一个简易的IDE， 我将尽量把步骤写的细致一点，这将会使整个过程看起来很繁琐，但这是值得的。

Sublime Text 3 （访问密码：a7c6）

icarus-verilog-on-windows （访问密码：7528）

说明： Sublime Text是一款功能强大的编辑器，可扩展性非常强；而icarus-verilog是一款Verilog的编译器，在这里我们使用的版本是iverilog-0.9.7_setup.exe (latest stable release)，在 Icarus Verilog 这个网站上有关于该编译器和Verilog语言的更多信息 。

后端

这些步骤非常枯燥乏味。

1. 安装icarus-verilog-on-windows。请记下安装目录，例如我的安装目录为F:\iverilog\，（下     面我也将以此目录为例）。注意安装过程中会有可选择的项， 请勾选上所有项 ，尤其是                 和  gtkwave 相关的项

2. 打开控制台，输入命令iverilog，若显示’iverilog: no source files.’字样则执行第 4 步；否则执      行第 3 步

3. 配置系统变量。将F:\iverilog\bin\这一路径加到系统的Path变量中,执行第二步卖消，观察输出是否     为’iverilog: no source files.’

4. 当iverilog命令输出正常后，我们就可以用它来编译运行verilog源文件了，编写如下三个文件

文件名：dff.v

文件名：tester.v

文件名：testbench.v

5. 将上述三个文件放在同一个文件夹下，打开控制台，进入该目录，输入iverilog testbench.v，     此时应当没有任何输出，再次进入该文件夹，发现多出了一个名为a.out的文 件，这个文悉袭件就是     我们编译testbench.v得到的目标文件

6. 在控制台输入vvp a.out,输出’VCD info: mpfile dff.vcd opened for output.’字样，此命令     是执行我们刚刚编译生成的a.out再次进入该文件夹，发现多出来了一个名为dff.vcd的文               件，这个文件是我们执行a.out后生成的波形文件

7. 在控制台输入gtkwave dff.vcd观察波形。如果发现没有波形，不要惊慌，在窗口右侧上选择某     一个mole，然后在右下选择某一个变量，再点击insert就可以看到输出的波 形了

到这里，我们已经完成了这个简易的IDE的后端的操作

前端

前端的搭建完全依靠Sublime Text 3丰富的插件。

1. 安装Sublime Text 3。 后面我将其简称为ST ，就像安装QQ一样，一路点next就好了

2. 安装关键词高亮插件。用ST打开一个verilog文件（后缀名为.v）中，发现是没有高亮显示的，       按ctrl+shift+p，调出ST的包管理窗口，输入install package，再输入verilog后找到对应的         项，回车，等待安装完成，重启ST，再次打开一个verilog文件，发现已经可以高亮显示了

3. 绑定快捷键编译。打开ST，Preference—>Browse Packages—>找到User文件夹，将 这个文       件 （ 访问密码 7f77）放到该文件夹睁配兄下

4. 再次重启ST，随便打开一个verilog文件，按ctrl+b，就可以编译该文件了，编译正确输出ST会   有”[Finished in 0.6s]”类似的输出，如果出现其他情况，作如下设置Tools—>Build System-        >Verilog，其效果和在控制台输入iverilog xxx.v是一样的，都会在文件目录下生成编译后的        a.out文件

5. 其实，到这一步就可以了，我们可以在ST中编写编译好verilog文件后，再打开控制台运行、查     看波形，但是这样仍然不够方便，那么可不可以直接在ST中运行、查看波形呢？其实，我们只       需要在ST中可以运行控制台命令就可以了，幸运的是，ST为我们提供了这样的插件。

6. 安装SublimeREPL插件。同安装关键词高亮插件一样，按ctrl+shift+p，调出ST的包管理窗         口，输入install package，再输入SublimeREPL后找到对应的项，回车，等待安装完成，重启       ST，然后ctrl+shift+p，输入sublimeREPLshell(sublimeREPLPowerShell也可以)，在新打开       的ST标签页中就可以运行cmd命令了（把这个标签页放在下面是个不错的选择，可以参考一下       下面的图片）。

至此，所有步骤已经结束。下面是我的简易IDE截图

在的第一篇文章，从自己博客园转过来的。今天放假了，好开心。

⑹ verilog中定义信号位宽有时候MSB和LSB反过来写是什么意思

功能上完全没区别
严格地说 两种扒竖写法都是[MSB:LSB]
MSB的定春薯大义是最靠左的bit 而不是数字最大的bit LSB相反
对于编译器来说 那个数字没有意义 只是人手凳阅读和编程都方便 因此负数也是允许的 比如a[-1:1]

⑺ 如何给Verilog中的数组初始化赋值

一般的综合如果不在意上电时的值，编译器会向着面积最小的方向综合，那样综合后信号的初始值是不确定的。
mole test(
input wire rst_n // Reset, Active Low
,input wire clk
//
// Add other inputs and outputs here
//
);
integer k;
parameter n = 10; // set the value of n here
reg signed [20:0] e[0:n-1];
always @(posedge clk or negedge rst_n) begin
if(~rst_n) begin
for(k=0;k<n;k=k+1) e[k] <= 21'h0; // set initial value of matrix to all zero here
end
else begin
// change the value of e here normally
end
end

endmole

⑻ 这几天没事，又看了看老夏的VERILOG的那本数，发现了一些宏观上不太理解的问题，各位高人谁能解答下。

哈哈，这个问题也曾经困扰过我，我给你解释下，不知能让你明白不。明白别忘给我加分。
1、c语言是一条一条编译的，同时它又是顺序执行的，所以不会有问题。
2、但是verilog或者VHDL语言呢就不一样了，这两种语言描述的硬件是并行执行的，但是编译或者仿真又是顺序的，就有可能出问题了。举个例子说明下：
在一个always里面你对租晌一个信号连续两次赋值了，在硬件上这两个是同时的，那应该给信号赋哪个值呢，，这样会不会引起问题就要看你是采用的什么赋值，如果是阻塞赋值的话不会引起问题。但如果是非阻塞赋值的话就有问题了。
always //这只是简单的示意，可能在程序里不会出现这么简单的，但是绝型陵
begin //当你的代码比较多的时候，会出现情况比较复杂的，但究其底的
a<=0; //话，也是这种失误。
a<=1;
end
这个时候会给a赋哪个值完全看编译器了，因为编译器是顺序执行的，就会给a赋1，但问题是你的目的不一定是要赋1的。
所以很并戚多书上都会建议你：组合逻辑用阻塞赋值，时序逻辑用非阻塞赋值，就是这个道理。

⑼ verilog语言与C语言的区别

verilog是硬件描述语言，在你下载进FPGA或者CPLD之后，会生成电路，所以叫硬件描述语言，且是并行运行的，并启态行处理；c语言是春纤软件语言，下载到CPU之后，还是软件，而不会根据扒旁仿你的代码生成相应的硬件电路，且是串行处理。

⑽ verilog中位宽[n-1:0]与[n:1]都表示位宽是8,但是他们有什么区别么区别

严谨地去用肯定雹棚一样的
比如：
reg [7:0] a;
assign a=2;
就是a[7:0]=2

reg [8:1] a;
assign a=2;
那么a[8:1]=2还是1呢？不同编译器可能就不一样了

所以定大大义最低位是0位就得了 别纠源仿则结