版本编译后出现时序警告

Ⅰ quartus全编译总是提示时序不满足

时序分析不满足当然时序仿真不会正确了呀，功能仿真是不计算逻辑单元与走线延时的，只能进行功能验证，时序仿真含有时序信息，说明你的设计没有遵循同步时序逻辑设计

Ⅱ 编译modelsim时出现以下错误

你刚开始学习写这种代码吗？错误的地方有几个，详细见我注释的地方
`timescale 1 ns/1 ps
mole fenpinqi_tb(clk,rst,clk_div);//端口号,难道你写的testbench？testbench不需要端口号
input clk,rst;
output reg clk_div;
reg [15:0]counter;
always @(posedge clk)
if(!rst)
begin
counter<=0;
clk_div<=0;
end
else if(counter==56817)//这里不是赋值，要用“==”
begin
counter<=0;//时序逻辑要用非阻塞赋值
clk_div<=~clk_div;//你是要去反，不是比较大小和移位。报错的地方子这里
end
else
counter<=counter+1;
endmole

另外，建议每个比较长的always块都用begin。。。。end包裹起来。还有什么问题，欢迎追问。希望能帮到你。

Ⅲ quartus II 全编译出现严重警告

quartus II 全编译出现严重警告按以下方式解决：

首先看命令 derive_clock_uncertainty 的帮助，再根据自己的问题在*.sdc文件中加入

set_clock_uncertainty-setup -rise_from Clock -rise_to Clock 0.150

set_clock_uncertainty-hold -rise_from Clock -rise_to Clock 0.150

保存，重新编译。严重警告就消失了。