vcs仿真脚本
‘壹’ 如何使用vcs仿真生成FSDB波形文件
需要制定verdi目录下对应vcs的工具吧
-P /tools/novas/verdi-200810/share/PLI/vcs2006.06/linux/novas.tab /tools/novas/verdi-200810/share/PLI/vcs2006.06/LINUX/pli.a
‘贰’ 用VCS仿真Verilog时，在调用系统函数的地方都出现错误怎么支持调用系统函数的仿真
使用到系统函数时,在vcs编译的时候一定要添加-I或者-RI.
其中-R自动运行并且生成vcd+文件
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注意区别的两个方面:
1. –R –I 不同于-RI
-R –I是编译成VirSim的可执行文件而且马上运行仿真, -RI是编译成VirSim的可执行文件并且调用VirSim.
2. –R –PP 不同于-RPP
-R –PP是编译成VirSim的可执行文件并且在运行的时候加快输出VCD+文件
-RPP是在存在VCD+的条件下调用VirSim进行post processing的调试.
门级仿真需要反标SDF文件,可以在testbench中添加$sdf_annotate系统函数.并且在编译的时候注意要使用standcell的仿真库.
‘叁’ verilog用什么软件编写vcs
verilog用ALTERA软件编写vcs。
如果只是仿真的话，可以使用modelsim；如果要对程序进行编译、综合、烧写且调试的话，可以使用altera公司的quartus ii和xilinx公司的ise软件。这几种软件我都用过，网上都可以下到相关的安装软件。verilog hdl是一种硬件描述语言，跟C语言有点像，比较容易上手。
verilog设计：
描述复杂的硬件电路，设计人员总是将复杂的功能划分为简单的功能，模块是提供每个简单功能的基本结构。设计人员可以采取“自顶向下”的思路，将复杂的功能模块划分为低层次的模块。这一步通常是由系统级的总设计师完成。
而低层次的模块则由下一级的设计人员完成。自顶向下的设计方式有利于系统级别层次划分和管理，并提高了效率、降低了成本。“自底向上”方式是“自顶向下”方式的逆过程。
使用Verilog描述硬件的基本设计单元是模块（mole）。构建复杂的电子电路，主要是通过模块的相互连接调用来实现的。模块被包含在关键字mole、endmole之内。
‘肆’ VCS编译ISE的库进行FPGA设计的仿真时出错
ISE自带的IP核生成的BLOCK RAM是不能被VCS编译的，最好用Memory Compiler重新生成RAM
‘伍’ verilog数字转换成模拟波形
加入其他波形文件。
在测试文件中一般是顶层加入如fsdbDumpvars函数，表示导出信号层级的深度，0则表示所有层级。此外在vcs脚本中需要加入P参数。
verilog仿真波形有多种格式，其中标准格式为VCD，可以作为跨工具的数据交换格式。但是VCD本身非压缩格式，通常比较大。对于纯数字仿真来说可以有其他的波形文件格式作为替代。比如Synopsys的VPD格式，还有FSDB。fsdb是verdi工具被synopsys收购的波形格式。而verdi的易用性收到广大数字工程师的青睐。
‘陆’ vcs代码覆盖率报告中,怎么去掉某个模块
vcs脚本命令中包含六种覆盖率分析选项:-cm line|cond...状态机中各个状态的覆盖情况;tgl_coverage:
‘柒’ 如何使用vivado isim仿真
使用vivado isim仿真的方法和过程如下：
1) 测试平台建立；
a) 在工程管理区点击鼠标右键，弹出菜单选择New Source，弹出界面； b) 输入文件名，选择Verilog Test Fixture，打钩add to project，单击NEXT；
c) 选择要仿真的文件，点击NEXT；
d) 点击“FINISH”，就生成一个Verilog测试模块。
ISE能自动生成测试平台的完整构架，包括所需信号、端口声明以及模块调用的实现。所需要完成的工作就是initial….end模块中的“//Add stimulus here”后面添加测试向量生成代码。
这里给出示例测试代码，将其添加于//Add stimulus here处
#100;
SW = 7;
#100;
SW = 11;
#100;
SW = 13;
#100;
SW = 14;
2) 测试平台建立后，在工程管理区将状态设置为“Simulation”；选择要仿真的文件名，
过程管理区就会显示“Isim simlator”；
3) 下拉“Isim simlator”，选择“Simulate Behavioral Model”，单击鼠标右键，现在“Process Properties”可修改仿真远行时间等。
4) 修改后，直接双击“Isim simlator”中的“Simulate Behavioral Model”进行仿真。
检查仿真结果是否达到预期设计目标。
Vivado设计套件，是FPGA厂商赛灵思公司2012年发布的集成设计环境。包括高度集成的设计环境和新一代从系统到IC级的工具，这些均建立在共享的可扩展数据模型和通用调试环境基础上。集成的设计环境——Vivado设计套件包括高度集成的设计环境和新一代从系统到IC级的工具，这些均建立在共享的可扩展数据模型和通用调试环境基础上。
‘捌’ 如何用VCS找到仿真中的无限循环 infinite loop
infinite loop
无限循环
infinite loop
[英][?infinit lu:p][美][??nf?n?t lup]
n.无限循环;
例句:
1.
Often they result from algorithms interacting with each other and forming an infiniteloop.
它们经常是由程序的相互作用并形成一个无限循环所导致。
‘玖’ 新思公司VCS仿真，测试verilog代码覆盖率问题1：%vcs -cm line source.v 2:%simv 3:dve -cov
这就是VCS的意思喽，VCS（Verilog Compiler and Simulator），自然先要编译成一个simv文件，才能simulation了。
不知道您是什么系统下的vcs，如果是linux，那就执行您说的simv喽。./simv -gui