quartus编译报错171000

① QUARTUS编译错误怎么解决

my_pkg程序包已经编译好了嘛？需要先编译好my_pkg程序包。

② 安装quartus ii 13.0之后编译报错

没有安装相应的器件库

③ quartus II 进行编译时，显示出错，是什么问题，怎么解决

很明显你的license安装不正确，建议重新下一个破解器，破解Quartus，网上的破解器是支持
EP2C35F672C6的，除非你的软件版本太低

④ Quartus II编译时出现错误

第一条是没有找到所需要的初始化文件或者已经编译生成的hex文件，如果有其他编译软件的话，请在编译时，生成hex文件前打钩
第二条也许是always的敏感变量出现问题，没有给出程序一时无法解决
一共两条错误，后面的是warning，可以不予理睬

⑤ quartus II 7.2 编译报错 求大神修改 谢谢

我编译了一下，我只能说你好好去看看Verilog语法吧
case 语句的用法错了
还有Verilog不是C语言，模块并不
是函数，不能把模块当函数用，比如你在begin end 之间调用了模块，这是典型的C语言的语法，
case(mode)
begin
1'b0:
begin Hour[7:0]<=t_hour[7:0]; Minute[7:0]<=t_minute[7:0]; Second[7:0]<=t_second[7:0];end
1'b1:
begin Second[7:0]<=8'h00;
assign a_MinH_EN=(Adj_Min&&(a_minute[3:0]==4'h9));
counter10 U3(a_minute[3:0],nCR,Adj__Min,CP);
counter6 U4(a_minute[7:4],nCR,a_MinH_EN,CP);
assign a_Hour_EN=Adj_Hour?Vdd:((a_minute==8'h59)&&(a_second==8'h59));
counter24 U5(a_hour[7:4],a_hour[3:0],nCR,a_Hour_EN,CP);
Hour[7:0]<=a_hour[7:0]; Minute[7:0]<=a_minute[7:0];
end
endcase

Verilog是并行语言，不像C语言一样，你这是数字钟的实验吧，搞的蛋疼的，用的DE0开发板吗?

⑥ Quartusii编译时报错，信息如下，谁能分析一下具体原因是什么谢谢了

pll（锁相环）不支持当前的器件。大概是这个意思。换一个支持锁相环的器件。在选器件的时候不是有一个表吗，那里就列出了有几个锁相环。

⑦ Quartus编译错误 10170

`define IDLE 5b'00000
`define A 5b'00001
`define B 5b'00010
`define C 5b'00100
`define D 5b'01000
`define E 5b'10000
改为
`define IDLE 5'b00000
`define A 5'b00001
`define B 5'b00010
`define C 5'b00100
`define D 5'b01000
`define E 5'b10000

⑧ quartus编译出现如下错误，求高手帮助啊

代码本身没有什么问题。我用9.1编译了一下是好的，可能是你工程设置的问题，把这个文件设置成顶层再编译一下看。在quartus里打开这个文件，然后project-〉set as top level entity，再编译

⑨ 在Quartus中编译Verilog程序中出现这样的报错怎样处理啊

编译没有什么问题，是你软件的问题！在就是程序的时候一般不对输入变量进行类型说明，都采用默认类型！最好重新找一个软件试试，如果有问题再探讨！

⑩ Quartus II 编译时出了问题怎么解决

可以肯定，这不是你自己写的代码的问题。

这种情况最大的可能就是quartus软件有问题或者电脑有问题，即使“在寝室其他程序也能正常通过”也还是要这样怀疑。可能不同的设计用到的软件资源不一样，综合时需要的内存和及其它硬件资源不一样，出这样的问题不奇怪。

如果是整个工程拷贝回宿舍的，可以试试看在综合前 先点一下project菜单下的 clean project。
或者干脆利用原来的源文件重建工程。