verilog編譯器輕量

⑴ verilog語言與c語言的區別

Verilog和C之間的區別

1、定義：

Verilog是用於模擬電子系統的硬體描述語言（HDL），而C是允許結構化編程的通用編程語

言。因此，這是Verilog和C之間的主要區別。

2、文件擴展名：

文件擴展名是Verilog和C之間的另一個區別.Verilog文件具有.v或.vh文件擴展名，而C文件具

有.c文件擴展名。

3、用法

Verilog有助於設計和描述數字系統，而C有助於構建操作系統，資料庫，編譯器，解釋器，網

絡驅動程序等。

Verilog是一種硬體描述語言（HDL），有助於描述網路交換機，微處理漏塵者器，觸發器等數字系

統。因此，可以使用該語言描述數字系統的硬體。

C是一種支持結構化編程的高級通用編程語言。C語言的開發人員是Dennis Ritchie。它是許多

編程語言的基礎，如Python，Java等。程序返薯員可以很容易地理解C程序，但計算兄豎機不理解它

們。因此，編譯器將C源代碼轉換為等效的機器代碼。計算機了解此機器代碼，並執行程序中

定義的任務。C程序的執行速度比基於解釋器的編程語言（如PHP，Python等）更快。

⑵ verilog裡面的加1和加1'd1有什麼區別

結果沒有區別。
都是加1的意思，不同的是第一個1是按默認的位寬，也就是第一個1是32位寬的1，一個4位寬的變數和一個32位寬的1相加，在咐李有些編譯器敏清中會給出warning，告訴你把一個32位的1截短位4位。第二個1指定了1的寬度，編譯器不會給出warning。
Verilog是一種硬體描述語言，以文本形式來描橋簡前述數字系統硬體的結構和行為的語言，用它可以表示邏輯電路圖、邏輯表達式，還可以表示數字邏輯系統所完成的邏輯功能。

⑶ HDL輸入信號50MHz,需分頻輸出4Hz,代碼及測試文件怎麼實現

要實現將50MHz的輸入信號分頻輸出4Hz，可以使用HDL語言（如Verilog或VHDL）編寫代碼來實現。

下面是一個簡單的Verilog代碼示例，實現了將50MHz的輸入信號分頻輸出4Hz的功能：

`timescale 1ns / 1ps

mole divider_tb;
reg clk_in;
wire clk_out;
divider uut(.clk_in(clk_in), .clk_out(clk_out));
initial begin
clk_in = 1'b0;
#25000;
clk_in = 1'b1;
#25000;
end
endmole

在這段代碼中，divider_tb是測試文件的模塊名。在模塊中，定義了一個輸入信號clk_in和一個輸出信號clk_out。然後，使用了一個名為uut的實例化模塊，來連接定義的輸入信號和輸出信號，這個模塊的實際類型是前面定義的divider模塊。

最後，測試文件中的initial begin和迅吵end塊中定義了測試用例。這里的測試用例是讓輸入信號clk_in先置畝敏侍為0，然後延時25000個時鍾周期，再將輸入信號置為1，再延時25000個時鍾周期。這樣，輸入信號就可以產生一個50MHz的時鍾信號，可以用來測試前面定義的divider模塊。

請注意，這僅僅是一個示例代碼，實際使用時可能需要根據具體情況進行調整。例如，你可能需要根據實際的分頻比例來調整計數器的值，或者根據實拿鉛際的測試需要來調整測試用例。

此外，你還需要使用HDL編譯器將這些代碼編譯成可以在FPGA或ASIC上運行的代碼。這需要使用特定的編譯器，例如Xilinx Vivado或Intel Quartus。

不同的編譯器可能有不同的編譯選項，你需要根據你使用的編譯器的文檔來了解如何編譯這些代碼。
希望這些信息能夠幫助你實現你的項目。

⑷ verilog編譯指令是什麼

編譯器指令在指令之後的整個編譯過程中有效（可跨越多個文件）
可以理解為對編譯器進行「指示」 告訴編譯器一些用戶定義的規則

VHDL沒有編譯器指令（但是有EDA工具編譯器指令）

某些EDA工具提供只有該工具可識別的編譯器指令（不是標准 可以同時支持verilog和VHDL）

電子設計流程中 rtl到網表（以及各層次網表之間）的轉換叫「綜合」 這種說法是准確的
編譯是軟硬體通用的 意思是把編程語言轉換成機器碼（包括語法檢查）
平時基本上可以理解為一個意思

⑸ 用Sublime Text搭建簡易IDE編寫Verilog代碼

Verilog是一種硬體描述語言（HDL），該語言在Windows上有集成開發環境可以使用，如ModelSim，但ModelSim的編輯器不太好用因此筆者萌生了用Sublime Text3來編寫Verilog的想法。下面我們將圍繞著Sublime Text3搭建起一個簡易的IDE， 我將盡量把步驟寫的細致一點，這將會使整個過程看起來很繁瑣，但這是值得的。

Sublime Text 3 （訪問密碼：a7c6）

icarus-verilog-on-windows （訪問密碼：7528）

說明： Sublime Text是一款功能強大的編輯器，可擴展性非常強；而icarus-verilog是一款Verilog的編譯器，在這里我們使用的版本是iverilog-0.9.7_setup.exe (latest stable release)，在 Icarus Verilog 這個網站上有關於該編譯器和Verilog語言的更多信息 。

後端

這些步驟非常枯燥乏味。

1. 安裝icarus-verilog-on-windows。請記下安裝目錄，例如我的安裝目錄為F:\iverilog\，（下     面我也將以此目錄為例）。注意安裝過程中會有可選擇的項， 請勾選上所有項 ，尤其是                 和  gtkwave 相關的項

2. 打開控制台，輸入命令iverilog，若顯示』iverilog: no source files.』字樣則執行第 4 步；否則執      行第 3 步

3. 配置系統變數。將F:\iverilog\bin\這一路徑加到系統的Path變數中,執行第二步賣消，觀察輸出是否     為』iverilog: no source files.』

4. 當iverilog命令輸出正常後，我們就可以用它來編譯運行verilog源文件了，編寫如下三個文件

文件名：dff.v

文件名：tester.v

文件名：testbench.v

5. 將上述三個文件放在同一個文件夾下，打開控制台，進入該目錄，輸入iverilog testbench.v，     此時應當沒有任何輸出，再次進入該文件夾，發現多出了一個名為a.out的文 件，這個文悉襲件就是     我們編譯testbench.v得到的目標文件

6. 在控制台輸入vvp a.out,輸出』VCD info: mpfile dff.vcd opened for output.』字樣，此命令     是執行我們剛剛編譯生成的a.out再次進入該文件夾，發現多出來了一個名為dff.vcd的文               件，這個文件是我們執行a.out後生成的波形文件

7. 在控制台輸入gtkwave dff.vcd觀察波形。如果發現沒有波形，不要驚慌，在窗口右側上選擇某     一個mole，然後在右下選擇某一個變數，再點擊insert就可以看到輸出的波 形了

到這里，我們已經完成了這個簡易的IDE的後端的操作

前端

前端的搭建完全依靠Sublime Text 3豐富的插件。

1. 安裝Sublime Text 3。 後面我將其簡稱為ST ，就像安裝QQ一樣，一路點next就好了

2. 安裝關鍵詞高亮插件。用ST打開一個verilog文件（後綴名為.v）中，發現是沒有高亮顯示的，       按ctrl+shift+p，調出ST的包管理窗口，輸入install package，再輸入verilog後找到對應的         項，回車，等待安裝完成，重啟ST，再次打開一個verilog文件，發現已經可以高亮顯示了

3. 綁定快捷鍵編譯。打開ST，Preference—>Browse Packages—>找到User文件夾，將 這個文       件 （ 訪問密碼 7f77）放到該文件夾睜配兄下

4. 再次重啟ST，隨便打開一個verilog文件，按ctrl+b，就可以編譯該文件了，編譯正確輸出ST會   有」[Finished in 0.6s]」類似的輸出，如果出現其他情況，作如下設置Tools—>Build System-        >Verilog，其效果和在控制台輸入iverilog xxx.v是一樣的，都會在文件目錄下生成編譯後的        a.out文件

5. 其實，到這一步就可以了，我們可以在ST中編寫編譯好verilog文件後，再打開控制台運行、查     看波形，但是這樣仍然不夠方便，那麼可不可以直接在ST中運行、查看波形呢？其實，我們只       需要在ST中可以運行控制台命令就可以了，幸運的是，ST為我們提供了這樣的插件。

6. 安裝SublimeREPL插件。同安裝關鍵詞高亮插件一樣，按ctrl+shift+p，調出ST的包管理窗         口，輸入install package，再輸入SublimeREPL後找到對應的項，回車，等待安裝完成，重啟       ST，然後ctrl+shift+p，輸入sublimeREPLshell(sublimeREPLPowerShell也可以)，在新打開       的ST標簽頁中就可以運行cmd命令了（把這個標簽頁放在下面是個不錯的選擇，可以參考一下       下面的圖片）。

至此，所有步驟已經結束。下面是我的簡易IDE截圖

在的第一篇文章，從自己博客園轉過來的。今天放假了，好開心。

⑹ verilog中定義信號位寬有時候MSB和LSB反過來寫是什麼意思

功能上完全沒區別
嚴格地說 兩種扒豎寫法都是[MSB:LSB]
MSB的定春薯大義是最靠左的bit 而不是數字最大的bit LSB相反
對於編譯器來說 那個數字沒有意義 只是人手凳閱讀和編程都方便 因此負數也是允許的 比如a[-1:1]

⑺ 如何給Verilog中的數組初始化賦值

一般的綜合如果不在意上電時的值，編譯器會向著面積最小的方向綜合，那樣綜合後信號的初始值是不確定的。
mole test(
input wire rst_n // Reset, Active Low
,input wire clk
//
// Add other inputs and outputs here
//
);
integer k;
parameter n = 10; // set the value of n here
reg signed [20:0] e[0:n-1];
always @(posedge clk or negedge rst_n) begin
if(~rst_n) begin
for(k=0;k<n;k=k+1) e[k] <= 21'h0; // set initial value of matrix to all zero here
end
else begin
// change the value of e here normally
end
end

endmole

⑻ 這幾天沒事，又看了看老夏的VERILOG的那本數，發現了一些宏觀上不太理解的問題，各位高人誰能解答下。

哈哈，這個問題也曾經困擾過我，我給你解釋下，不知能讓你明白不。明白別忘給我加分。
1、c語言是一條一條編譯的，同時它又是順序執行的，所以不會有問題。
2、但是verilog或者VHDL語言呢就不一樣了，這兩種語言描述的硬體是並行執行的，但是編譯或者模擬又是順序的，就有可能出問題了。舉個例子說明下：
在一個always裡面你對租晌一個信號連續兩次賦值了，在硬體上這兩個是同時的，那應該給信號賦哪個值呢，，這樣會不會引起問題就要看你是採用的什麼賦值，如果是阻塞賦值的話不會引起問題。但如果是非阻塞賦值的話就有問題了。
always //這只是簡單的示意，可能在程序里不會出現這么簡單的，但是絕型陵
begin //當你的代碼比較多的時候，會出現情況比較復雜的，但究其底的
a<=0; //話，也是這種失誤。
a<=1;
end
這個時候會給a賦哪個值完全看編譯器了，因為編譯器是順序執行的，就會給a賦1，但問題是你的目的不一定是要賦1的。
所以很並戚多書上都會建議你：組合邏輯用阻塞賦值，時序邏輯用非阻塞賦值，就是這個道理。

⑼ verilog語言與C語言的區別

verilog是硬體描述語言，在你下載進FPGA或者CPLD之後，會生成電路，所以叫硬體描述語言，且是並行運行的，並啟態行處理；c語言是春纖軟體語言，下載到CPU之後，還是軟體，而不會根據扒旁仿你的代碼生成相應的硬體電路，且是串列處理。

⑽ verilog中位寬[n-1:0]與[n:1]都表示位寬是8,但是他們有什麼區別么區別

嚴謹地去用肯定雹棚一樣的
比如：
reg [7:0] a;
assign a=2;
就是a[7:0]=2

reg [8:1] a;
assign a=2;
那麼a[8:1]=2還是1呢？不同編譯器可能就不一樣了

所以定大大義最低位是0位就得了 別糾源仿則結