quartus如何編譯模擬庫

1. quartus 選擇哪個器件進行編譯

QuartusII 是Altera公司開發的功能最強大的PLD編譯工具，全面取代MAX＋PLUS

使用步驟：

一、建立工程.
1、「File」→「New Project Wizard」開始新工程的建立設置。『NEXT』
2、指定project的路徑，和project的名稱，頂層文件的名稱（一般與工程名相同）。
3、指定project中要include 的文件。
4、選擇project中要使用的一些EDA TOOLS。
5、選擇所使用的器件的家族「family」 和具體型號。
6、『finish』 完成工程的設置。

二、輸入文件. 在工程中新建設計文件：圖形文件「Block Diagram/Schematic File」，Verilog語言文 件「VerilogHDL File」
1、完成工程文件的輸入,若為頂層文件，則文件名應該保存為與工程名相同。
2、編譯設置:「Assignment」→「Compiler Settings Wizard」→「Next」
3、根據編譯窗口的提示修改錯誤。
4、編譯後會生成編譯報告「Compilation Report」會分成如下幾項：
(1) Analysis＆Synthesis語法檢查，把大電路轉成較小的元件
(2) Fitter 器件資源利用情況，引腳分配情況等
(3) Assembler 連線各元件
(4) Timing Analyzer 時間分析

三、模擬. 完成工程文件的編譯、綜合、時間、分析後就可以建立波形模擬文件進行功能模擬
1、建立模擬文件
「File」→「New」→「Other Files」→「Vector Waveform File」→「OK」
2、選擇輸入輸出引腳
Edit→「Insert Node or Bus」→「Node Finder」，在「Filter」處選擇「Pins:all」，再按下「 >>」將所有選中的引腳添加到「Seleted Nodes」框，點「OK」→「OK」完成引腳添加。可通過右鍵 修改引腳的顯示方式、屬性、初始值等參數。
3、模擬時間、柵格的設置
Edit→『End Time』 設置模擬結束的時間， 『Grid Size』設置每個柵格表示的時間。模擬時間是 以建立模擬文件時給出的結束時間為准，模擬設置「Wizards」中設定的End Time沒用。
4、模擬編譯設置
『Assignments』→『Wizards』→『Simulator Settings Wizard』→選擇當前要模擬得文件
模擬文件做好後還要將其設置為當前模擬文件，才可以開始模擬。因為有時一個工程需要建立多個 模擬文件，這就需要通過設置確定仿哪個文件了。在選擇模擬類型「Type of simulation」時，「 timing」代表考慮延時，「functional」表示功能型的模擬。
5、先編譯後模擬
『Processing』→『Start Compilation＆Simulation』
6、模擬結束後會生成模擬報告「Simulation Report」
模擬結果並不是出現 在所建立得模擬文件中，在模擬報告中有獨立的模擬結果。
模擬的結果總是與當前的工程文件相對應，工程文件改變後要重新模擬後才有意義。

四、將工程模塊化，利用圖形設計文件建立更大的工程
模塊工程文件（「Block Diagram/Schematic File」或「Verilog HDL File」）編譯模擬成功後就可以 將其模塊化，然後在更高層次將各個模塊級聯起來，構成更大得工程。
1、模塊化
『File』→『Creat/Updata』→『Creat Symbol Files for Current File』 然後編譯器會自動將當前工程完整得編譯一遍，然後生產圖形模塊，放在存放當前工程的文件夾里。
2、更大的工程
（1）建立工程文件
「File」→「New」→「Device Design Files」→「Block Diagram/Schematic File」→「OK」
（2）輸入元件
右鍵→『Insert』→『Symbol』→可以在庫文件中選，也可以通過「瀏覽」將已經建立圖新模塊的 工程載入進來。
（3）連線

2. quartus ii 模擬

方法1：你首先在quartus左上方的project navigator下面的file選項卡里吧你驗證好的幾個模塊分別點右鍵--create symbol files for current file.這樣你那幾個模塊就生成了符號，你再新建一個原理圖文件（block diagram/schematic file）,這樣就生成了一個bdf格式的 文件，你雙擊文件空白處會彈出symbol對話框，此時點擊project旁的加號你會看見你剛才的那幾個模塊都在裡面，分別雙擊他們就可以放在原理圖文件里了，然後用你想要的方式對他們進行連線。最後，在同樣的project navigator下面的file選項卡里點擊右鍵--set as top-level entity(設置為頂層實體),此時再編譯就是編譯你剛才的原理圖文件了。
方法2：可以新建一個HDL文件描述各個模塊之間的連接。同樣設置成頂層實體
第一種方法比較直觀，推薦第一種！

3. Quartus軟體怎麼進行功能模擬

我一般使用Quartus
II自帶的模擬器模擬，方法如下：
（1）新建一個.vwf文件，並將其設為模擬激勵：菜單Assignments->Settings，在左側選擇Simulation
Settings，選擇這里的.vwf文件
（2）設置為功能模擬：菜單Assignments->Settings，在左側選擇Simulation
Settings，設置為Functional
Simulation
（3）生成功能模擬網表：菜單Processing->Generate
Functional
Simulation
Netlist
（4）開始模擬：菜單Processing->Start
Simulation

4. 在quartus ii怎麼進行 VHDL模擬

模擬分功能模擬和時序模擬,
一兩種模擬都需要在編譯源*.vhd,程序後,新建一個與源程序同名的,
二在*.vwf文件中,由Insert Node or bus 進入,導入全部I/O.
三在主菜單里的Tools-----Simulator Tool 進入,彈出對話框, 有Simulation Mode 和Simulation Input 兩個在上面的對話框,
①選擇模擬為 Functional ,則右邊的Generate Functional Simulation Netlist 字體變黑,先點擊,生成Netlist,再點 START進行模擬
②選擇時序模擬Timing ,則右邊按鈕為灰色,無法點擊,可直接進行時序模擬,而不用先生成Netlist.

5. quartusii幾個模塊怎麼調用模擬

Quartus 中調用modelsim的流程

1. 設定模擬工具
assignmentèsettingèEDA tool settingèsimulation 選擇你需要的工具。
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2. 自動產生測試激勵文件模板：
processingèstartèStart test bench template writer
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我們點擊之後系統會自動在目錄：當前文件夾è simulation è modelsim (這個文件夾名字跟你選的模擬工具有關) 中產生一個測試激勵文件 xxx.vt(Verilog test bench) 或者 xxx.vht(VHDL test bench), 文件名跟你工程中的Top mole 的名字一樣， 後綴為.vt或者.vht。
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3. 編輯走動生成的test bench文件
我們加入自己需要的激勵以及初始化語句，這里我們還要修改test bench的模塊名字為tb(我們會看到這個名字和後面的設定有聯系)。
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4. 連接test bench，我們需要從Quartus中自動調用模擬工具，所以需要設定Native Link選項。

a) 還是在simulation的設置頁面里，設定 Native Link對話框中的設定。我們這里因為需要工具自動調用激勵所以選中
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b) 點擊右邊的Test Benches, 我們需要在這里設定一個相關聯的test bench.
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這里會彈出一個讓你指定test bench的對話框，因為我們之前沒有指定任何的test bench,所以這里是空白的。

c) 指定test bench
因為我們是第一次產生test bench,點擊new.
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點擊New之後會產生一個New Test bench setting的對話框，在這里你將test bench和你的相應的test bench file進行綁定。
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我們這里在Test bench name的對話框中輸入一個名字」my_1st_tb」, 我們將看到，在下面的Top level mole in test bench對話框中也自動顯示」my_1st_tb」. 注意這個名字應該和你的test bench 中的mole name一直，我們之前在第3步的時候將test bench的mole name已經改成了tb,所以我們這里應該把對話框中的名字改成tb。
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d) 加入test bench文件
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5. 進行模擬
當這些設定都完成了之後, 選擇菜單
toolèRun EDA Simulation toolèEDA RTL simulation
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就可以直接調用modelsim進行模擬。

6. 小技巧：
我們這樣調用模擬，如果是Modelsim AE每次不會編譯lib文件，但如果我們使用的是Modelsim SE版本，每次調用都需要重新編譯庫，非常不爽，在這里我們建議自己修改腳本文件，進行模擬.

a) 當我們按照之前的描述，運行完模擬之後，停留在Modelsim的界面。

b) 在Modelsim界面的命令行上，我們點向上的方向鍵，就會出現我們上一條指令， 我們可以看到是
do xxxx.do 這說明工具執行的上一個命令式 xxxx.do這個腳本文件，我們這里的例子是
do oversampling_core_run_msim_rtl_verilog.do
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i. 我們知道了工具執行的腳本，我們就可以按照自己的想法去改變這個腳本了。使用
edit oversampling_core_run_msim_rtl_verilog.do命令，可以看到這個腳本的內容（當然我們也可以使用Ultra Edit或者VIM等文本編輯軟體去打開這個腳本文件）。這個腳本通常分成3部分 庫文件編譯部分，設計文件編譯，運行參數設定和開始執行部分
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ii. 通常來說庫文件只在第一次編譯的時候，需要編譯，後面我們只需要在模擬的時候指定庫文件的位置就好了，不需要每次都編譯。因此我們可以注釋掉「庫文件編譯部分」。下面圖中紅色框中的部分就是被注釋掉的庫編譯部分，這樣會節省我們的模擬時間，注意在腳本語言中#是注釋符。
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iii. 我們將編輯過的腳本文件另存為sim.do, 在以後的模擬中我們可以在Modelsim命令行中，直接在腳本中運行do sim.do(當然是先需要將Modelsim的工作目錄改到 工程所在文件夾/simulation/modelsim/)。

c) 另外腳本生成的波形文件通常是將test bench的頂層加入到圖形畫面中我們可以看到在腳本的第3部分(運行參數和開始執行)部分，默認命令式
add wave *, 這條命令就是講 test bench頂層的所有信好加入到wave窗口中。
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對我們來說，在調試階段，有很多底層信號都是想觀測的，所以需要再手動修改一下命令

i. 在modelsim的窗口中，選中自己想要關心的模塊，右鍵可以將自己關心的信號加入wave波形中
clip_image026clip_image028

ii. 此時我們在wave 窗口中可以將這個波形的格式存下來，在wave窗口中點菜單fileèsave… 選擇文件名為wave.do.
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iii. 在我們執行的腳本中將add wave *,這個命令替換成do wave .do, 就可以在每次執行模擬的時候自動添加想要觀測的波形了。
clip_image024[1] clip_image031

7. 接下來最後一個問題，怎樣才能一次性的編譯好庫文件，讓軟體不再每次編譯。其實altera已經為客戶准備了相應的選項，只不過藏得比較深，不好找。

a) 一次性編譯庫：

i. 點擊toolè launch EDA simulation Library Compiler
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ii. 我們會看到一個讓我們選擇器件的頁面。根據你的實際情況選擇下面的設定。點擊start compile，軟體會自動幫你完成編譯，然後關掉就好，至此你應該已經完成了庫的編譯。
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iii. 接下來我們需要在QII的模擬設定頁面做一些修改。
我們需要回到設定界面
Assignmentèsettingèsimulationèmore Nativelink setting
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設定好相應的路徑。
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好了，重新run模擬，就發現不會再編譯我們的庫文件了。

6. quartus怎麼模擬

把你郵箱給我 圖片傳不上去 我用的是quartusII9.0
1、打開QuartusⅡ，
2、選擇File→New Project Wizard 新建一項工程。
3、單擊Next進入。
（任何一項設計都是一項工程Project，必須首先為此工程建立一個放置與此工程相關的所有文件的文件夾，要用英文的比如存在E/eda），之後會出現三個要填的，分別E/eda，COUNT，COUNT;單擊Next進入下一個，first name不填，單擊Next進入對話框。在該對話框中指定目標器件，（我們選擇的是QuickEDA核心板上用的Cyclone系列的EP1C6240C8。），next一直到finish
4、選擇File→New ——VHDL file ，將你的編程復制進去
5、File→save as（新建個文件夾 用英文的）文件名一定要更改為COUNT（保持和實體一致，默認的文件名為VHDL1）
6、在QuartusⅡ主界面下選擇Processing→Start Compilation進行全程編譯，會顯示「successful」
7、在QuartusⅡ主界面下選擇File→New命令，打開新建文件對話框，在該對話框中選擇Vector Waveform File ；
8、在Nane欄內雙擊滑鼠左鍵，彈出對話框。
9、點擊Node Finder 按鈕5、在Filter欄選擇Pins:all，點擊List按鈕，彈出如圖所示對話框。
10、點擊>>按鈕，按2次OK後。
11、設置模擬結束時間。
在QuartusⅡ主界面下選擇Edit→End time…，打開圖示對話框，將模擬結束時間設置為20us。
12、編輯輸入節點波形
1）選中clk，在工具欄中點擊Overwrite Clock按鈕，打開圖示對話框，將CLK周期設置為50ns。
2）將clr設置為「0」（在波形圖左邊豎著的有個0矩形波）。（可以點擊放大/縮小按鈕，縮小時按右鍵）
13、保存模擬波形文件，File→save，按默認的保存就行
14、功能模擬。
1）在QuartusⅡ主界面下選擇Processing→Simulate Tool，
2）在Simulation mode 下選擇Functional，點擊Generate Functional Simulation Netlist按鈕。點擊Start按鈕開始模擬。，模擬後點擊Report按鈕，打開模擬結果窗口（波形就出來了），在該窗口中可以觀察設計結果，功能模擬沒有考慮器件的延遲時間。

7. verilog HDL的模擬程序怎樣用quartus ii編譯

quartus 不能編譯模擬程序，模擬程序是不能被綜合的，quarus只能編譯能綜合的程序。

模擬程序不能放在quartus工程中

只有在quartus中建立一個testbeach，在當中指定模擬程序，使用模擬工具去編譯模擬它。

8. 如何用Quartus II對用Verilog HDL語言編寫的源碼進行模擬

要使用QuartusII 進行模擬，首先進行代碼編譯。

代碼輸入完成後，點擊start compilation按鈕開始編譯，編譯完畢後，點擊新建按鈕，新建一個WaveForm文件。
然後打開Node Finder，將Pin選擇為 All，然後點擊 find 按鈕，將會將你的代碼中的所有輸入輸出管腳都顯示出來，用滑鼠選擇所有管腳，拖動到WaveForm文件的波形顯示框中，每個管腳的狀態就都出來了，在你想要輸入的管腳上設置高低電平，完畢後，點擊 Start Simulation 按鈕開始模擬，結束後輸出管腳會顯示結果。