vhdl綜合器可以編譯嗎

『壹』 【vhdl】while loop循環語句的問題

VHDL綜合器不支持無法事先確定循環次數的LOOP語句。因此，while loop循環語句不可綜合。如果你用的開發環境是編譯與綜合集成在一起的話，則不要用while loop循環語句。改成FOR num IN ？ DOWNTO 0 LOOP的形式。

『貳』 VHDL中 可綜合 與 不可綜合 是什麼意思

vhdl中可綜合和不可綜合的意思是：
可綜合是指vhdl語言編碼沒有邏輯錯誤，沒有語法錯誤，可以被編譯器成功編譯成中間代碼。不可綜合是指語言代碼有邏輯錯誤或者語法錯誤，不能成功進行編譯。

VHDL全名Very-High-Speed Integrated Circuit Hardware Description
Language，誕生於1982年。1987年底，VHDL被IEEE和美國國防部確認為標准硬體描述語言 。自IEEE-1076（簡稱87版)之後，各EDA公司相繼推出自己的VHDL設計環境，或宣布自己的設計工具可以和VHDL介面。1993年，IEEE對VHDL進行了修訂，從更高的抽象層次和系統描述能力上擴展VHDL的內容，公布了新版本的VHDL，即IEEE標準的1076-1993版本，簡稱93版。VHDL和Verilog作為IEEE的工業標准硬體描述語言，得到眾多EDA公司支持，在電子工程領域，已成為事實上的通用硬體描述語言。

『叄』 VHDL語言編程用什麼編譯軟體比較好

quartus這個軟體還不錯，我學習就用這個，要是能配個db2板就不錯了。

『肆』 VHDL語言編程用什麼編譯軟體

VHDL語言是用來描述硬體的語言，通常用於CPLD和FPGA的硬體程序設計
VHDL語言的編譯環境可由所用晶元廠商提供，如ALTERA公司的QuartusII等軟體，還可由第三方綜合軟體來進行編譯如Synplify等。
一般一些嵌入式系統設計，fpga設計，等書籍里有相關的介紹

『伍』 在VHDL語言中怎樣實現條件編譯

vhdl不支持編譯指令 但是有if generate語法
格式為
label: if [condition] generate
[block declarative items] --optional
begin
[concurrent statements]
end generate label ;

例如
g_KEEP_DEBUG : if g_DEBUG = 1 generate

p_TEST: process (r_VECTOR) is
begin
w_VECTOR_TEST <= r_VECTOR;
end process p_TEST;

end generate g_KEEP_DEBUG;

g_REMOVE_DEBUG : if g_DEBUG = 0 generate

w_VECTOR_TEST <= (others => '0');

end generate g_REMOVE_DEBUG;

『陸』 vhdl綜合器是什麼

綜合器應該指的是將你的代碼轉換成網表文件的工具。
不管FPGA還是做IC都需要經過綜合這個步驟。
綜合器比較有名的是SYNPLIFY
Altera Quartus和Xilinx ISE也有綜合的功能。

『柒』 VHDL語言使用實數時編譯不能通過，求助謝謝了

你所用的VHDL綜合器不支持綜合real類型。

『捌』 在VHDL中怎麼實現宏編譯

試試能不能這樣：

1、寫一個 VER.vhd 文件，比如：
package VER is
constant VERSION: integer := 10;
end VER;

2、在需要調用這個常數的源文件開頭加下面的語句：
use work.VER.all;

3、把 VER.vhd 加入工程綜合。

『玖』 VHDL 編譯，闡述和 綜合 之間的關系

編譯、精細化、綜合是數字系統設計中的概念，而VHDL只是數字系統設計中的一種硬體描述語言。
所謂編譯(Compile)是借用軟體系統中的概念，在數字系統設計中，是指包含多個環節的一個完整過程。這些環節主要有：分析(Analysis)、精細化(Elabortion)、綜合(Synthesis)、適配(Fitter)、匯編(Assembler)等。分析——檢查語法；精細化——建立資料庫、為綜合進行初始化；綜合——將高層次描述轉化為低層次描述並優化代碼、適配——布局和布線、匯編——產生配置數據。

『拾』 VHDL語言編寫的程序可以通過編譯。可是模擬的輸出總是0.誰可以攤點我一下。

else
shuchu:=shuchu+chenshu_a;
beichenshu_b(6 downto 0):=beichenshu_b(7 downto 1);
beichenshu_b(7):='0';
chenshu_a(7 downto 1):=chenshu_a(6 downto 0);
chenshu_a(0):='0';
把 shuchu:=shuchu+chenshu_a;這一句刪除試試

但 是你的演算法還是有問題，chenshu_a是應該左移，但它的位數要擴展而不是原來 的8位，你的寫法將chenshu_a的最高位丟掉了，會造成結果完全不對
個人看法而已，沒有試過，我這里沒有那個軟體