ise怎麼看編譯進程
❶ 如何查看ISE IP核的verilog代碼
這個ce的意思是clock enable,是你生成IP核的過程中設置了這個選項才會有的,叫做時鍾使能,是一個輸入控制信號,而不是輸出
但是呢這個只會導致warning,不會導致仿不出數據,模擬結果應該會把這個信號掛Z,但是dout還是有的
我建議你,去掉調用IP核的那個模塊,直接一個裸核,也是可以模擬的,然後你直接生成TEST文件,你就會看到哪些是輸入,哪些是輸出,然後輸入給了,是肯定有輸出的
然後你再寫模塊調用IP核,再進行TEST,一步一步來。
覺得答案可以的話,就採納吧,有什麼不懂可以繼續問我,最近查文檔網路財富用完了,所以在做任務,你採納了我就有難題獎勵了
❷ ise編譯後還需要編譯
在使用ISE進行modelism模擬前,要先對模擬庫進行編譯。
編譯:標號為1的是全編譯,即從頭開始編譯,而有的時候我們只修改了一小部分代碼,所以編譯的時候不用全編譯。
❸ ISE綜合後模擬如何操作
第一步:用modelsim編譯xilinx的庫,並添加;
第二步:打開ISE,edit——>preference,在第三方模擬工具里添加你安裝modelsim的目錄;
第三步:打開你要模擬的ISE工程,在「source」窗口上面有一個下拉菜單,菜單有「behavioral simulation」以及「post synthesis simulation」等,選最後一個
第四步:現在在source窗口,你應該能夠看到你寫的測試激勵文件;單擊選中該文件,在process的窗口應該能看到modelsim的圖標及模擬選項
第五步:雙擊process窗口的modesim圖標,即開始調用modelsim進行模擬!
手頭這台電腦沒裝ISE,憑記憶寫了這么多,希望能有幫助;
❹ ise怎樣編譯
寫好項目,文件之後,在左側的Sources 點擊主文件,下框自動顯示Processes,請點擊Implement Design的 「+」 , 再右擊 Implement Design, 選擇 Run, Rerun 或者 Run All 即可!(參考版本Ise-V10.1)
❺ ISE寫好程序後如何查看電路
先check syntax(檢查語法),通過後,沒有問題就可以synthesize(綜合),然後就可以看到rtl級的原理圖,在左邊processes的框框裡面,點synthesize裡面的VIEW ,
❻ ise編譯完成生成沒成功
系統bug。ise編譯是一款編寫代碼軟體,該軟體在編譯完成後出現沒成功提示,是系統bug的原因,只需要將該軟體關閉後重新打開即可。
❼ 如何編譯xilinx模擬庫
首先介紹一下Xilinx幾個主要的模擬庫(路徑:D:\Xilinx\11.1\ISE\verilog\src\)
Unsim文件夾:Library of Unified component simulation models。僅用來做功能模擬,包括了Xilinx公司全部的標准元件。每個元件使用一個獨立的文件,這樣是為了方便一些特殊的編譯向導指令,如`uselib等。
XilinxCoreLib: CORE Generator HDL Library model。僅用來做功能模擬,包括了使用Xilinx Core Generator工具產生的IP模擬模型,例如FIFO等。
SIMPRIM: Library of generic simulation primitives。用來做時序模擬或者門級功能模擬。
SmartModel:用來模擬非常復雜的一些FPGA設計,其中用到了Power PC或者RocketIO等。
我們一般只用其中的三個庫:simprims,unisims,xilinxcorelib。
編譯Xilinx模擬庫有多種方法,比如,可以在ISE軟體中編譯xilinx模擬庫,這樣在ISE調用Modelsim進行模擬了。但是利用ISE調用Modelsim模擬雖然操作方便,但是每次模擬前都要先進行綜合,這樣會很費時間,如果單獨用Modelsim進行模擬,則可以不用進行綜合而直接進行功能模擬。不進行綜合就模擬的結果是可能本來的設計就是不可綜合的。但是只要按照可綜合的代碼風格進行設計一般不會出現這中問題。這樣做的好處是節省了綜合需要耗費的時間,所以下面主要介紹直接利用Modelsim編譯Xilinx庫,並進行模擬的流程。
Step1:在Modelsim的安裝路徑下建立一個文件夾,用來存儲編譯後的庫文件。
Step2:打開Modelsim,更改路徑為xilinx_lib
Step3:新建一個庫,命名為xilinx_unisims,用來存放unisims庫編譯後的文件。
Step4:將unisims庫文件編譯到xilinx_unisims庫中。選擇Compile
在Library選擇剛創建的xilinx_unsims庫,查找范圍為D:\Xilinx\11.1\ISE\verilog\src\unisims,然後全選所有文件,點擊右下角Compile進行編譯
編譯完成後可以看到unisims庫的文件都被編譯到xilinx_unsims庫中去了。
Step5:按照Step4的方法創建xilinx_corelib和xilinx_simprims兩個庫,分別將XilinxCoreLib和simprims文件夾的文件編譯到這兩個庫中去。編譯完成後可以看到Library中多出了剛才創建的三個庫。
Step6:在安裝目錄下找到modelsim.ini文件,關掉它的只讀屬性,並添加以下三個語句,將這三個庫添加到默認庫文件中去。
添加完成後,保存,並把modelsim.ini改為只讀。
這樣以後再次打開Modelsim以後就可以看到Library中多出了剛才創建的三個庫。
❽ 如何查看ise工程是哪個版本設計的
查看工程目錄下:」工程名「_summary.html文件。
❾ Xilinx ISE 編譯時,place & route 很慢.
個人看法,有兩種可能:
1. 你的工程佔用資源較多,隨著資源的消耗,如果工程很大,ISE需要反復將之前布線好的部分進行優化,以騰出空間給後面的邏輯,所以越到後來布通所花費的時間就越長;
2. 你的約束中有較為苛刻或是不合理的時序約束,ISE需要花大量的優化計算去滿足你的約束。
歡迎討論。
❿ 關於ISE的一個問題,請大家幫忙!
選擇編譯庫和Modelsim的路徑。在<ise安裝路徑>/bin/nt/下找到compxlibgui.exe並執行,按照圖形界面提示逐步執行即可,其他方法不在介紹。選擇正確的路徑,Edit→prefences→ise general→integrated tools→model tech simulator,在此位置輸入正確安裝路徑即可。完成上述步驟之後,就可實現無縫連接。如有疑問,可在我的播客留言http://perfectzj.zone.ku6.com/