ic設計需要的腳本語言

A. Perl腳本在數字IC設計中有哪些應用

Perl腳本可以用於生成有規律的代碼，如SOC地址仲裁模塊verilog代碼、不同規格的CRC校驗verilog代碼、不同規格的FIFO代碼。
在晶元設計過程中，所用到的FIFO數量很多，大於100多個很常見，甚至大於500個都是存在的。而不同規格的FIFO基本都是用最基礎的RAM模塊來搭建實現的，如果依靠人工編寫，錯誤率高而且效率極其低下。因此，使用perl腳本編寫不同規格的FIFO代碼是可靠高效的方式。
快速生成testbench：在進行功能模擬的時候，需要編寫測試案例testbench，可以利用perl腳本快速生成測試案例的大部分代碼，手動添加少量verilog，即可快速完成testbench的編寫，有效減少工作量。
Verilog代碼自動對齊：verilog代碼在人工編寫時全靠手敲空格符會很累，並且效率低下，採用perl腳本一鍵對齊，效率高節省體力。
Mole例化連接：有些mole模塊的輸入輸出信號有上百條，依靠手動添加會很繁瑣，此時利用perl腳本生成例化模塊可以有效提高效率，降低錯誤率。

B. Perl等腳本語言在IC設計中有哪些用處

Perl是Practical Extraction and Report Language的縮寫，它是由Larry Wall設計的，並由他不斷更新和維護，用於在UNIX環境下編程。
Perl具有高級語言（如C）的強大能力和靈活性。事實上，你將看到，它的許多特性是從C語言中借用來的。
與腳本語言一樣，Perl不需要編譯器和鏈接器來運行代碼，你要做的只是寫出程序並告訴Perl來運行而已。這意味著Perl對於小的編程問題的快速解決方案和為大型事件創建原型來測試潛在的解決方案是十分理想的。
Perl提供腳本語言（如sed和awk）的所有功能，還具有它們所不具備的很多功能。Perl還支持sed到Perl及awd到Perl的翻譯器。
簡而言之，Perl象C一樣強大，象awk、sed等腳本描述語言一樣方便。

C. 我想請教IC設計與程序設計、C語言有什麼相關，能具體講講它們的關系嗎

IC設計就是電路設計，與程序設計沒有直接關系！當然，在復雜一點的集成電路里，一般都會有MCU在上面運行程序亂敗，這時電路設計就與程序設計嘩哪顫相關上了。程序設計的語言有很多，一般MCU都有自己的匯編語言，也可用C進緩絕行

D. IC設計職位介紹之「數字後端設計工程師」

IC設計職位介紹之「數字後端設計工程師」

數字後端處於數字IC設計流程的後端，屬於數字IC設計類崗位的一種。在IC設計中，數字後端所佔的人數比重一直是最多的，而且隨著晶元規模不斷加大，後端工程師需要的人數將會越來越多。

一般來說，數字後端按崗位類別可以分為：邏輯綜合，布局布線physical design，靜態時序分析（STA），功耗分析Power analysis，物理驗證physical verification等崗位。人才的需求量進一步加大，這也是現階段數字後端工程師招聘量巨大的原因。

1、主要干什麼？

邏輯綜合（Synthesis）

主要負責將RTL code轉換為實際後端使用的netlist網表, 一個好的網表對布局布線的工作起到決定性作用。要盡可能做到performance, power, area的優化。尤其是現如今的一些要求高性能的設計，對綜合的要求非常高。

綜合質量很大一定程度上取決於綜合軟體的性能，業界流行的兩個綜合工具是Synopsys的Design Compiler和Cadence的Genus，熟練的掌握兩個工具的使用方法是綜合工作的一個基本條件。

布局布線（PD）

布局布線是數字後端中佔比最大的工作，主要負責netlist到GDSII的轉化過程，步驟包括Floorplan，Place，CTS，Optimize，Route，ECO等，確保自己負責的模塊滿足時序還有物理製造的要求。同時，需要協同其他工程師，及時提供他們需要的文件，比如def, spef，網表等。是數字後端中最襲衡核心的工作。

布局布線對工具的依賴程度拍昌做較強，而且工具操作相對來說較為復雜。業界較為常用的是cadence的Innovus軟體和Synopsys的ICC，掌握這兩大工具的使用需要花費一定的時間。

靜態時序分析（STA）

靜態時序分析簡稱為STA，時序驗證分析是數字後端中的重要一塊內容，晶元需要滿足各種corner下面的setup,hold時序要求以及其他的transition, capacitance, noise等要求。STA需要制定整個晶元的sdc約束文件，選擇晶元需要signoff的corner以及全晶元的timing eco流程。是一份難度要求很高的工作。

靜態時序分析通常通常需要掌握Synopsys的primetime以及cadence的tempus兩大軟體的使用方法。

物理驗證（PV）

物理驗證也是tape out前的一項重要事項。如果物理驗證有錯，那晶元生產就會失敗。在布局布線工具中，軟體只能檢查到金屬層上的物理違反，而真正的物理驗證需要檢查到器件底層（base layer）.因此，物理驗證需要將金屬層和底層金屬合並到一起，進行全晶元的drc檢查。同時，還需要做全晶元的LVS（版圖與原理圖一致性檢查），ERC（電氣規則檢查）。確保晶元沒有任何物理設計規則違反。

物理驗證一般在mentor公司的calibre中進行，是業界標準的物理驗證工具。

功耗分析（PA）

功耗分析也是晶元signoff的重要一大塊，隨著現在晶元的規模越來越大，功耗在迅州晶元的中的地位也越來越高。功耗分析的兩大任務是分析IR drop（電壓降）和EM（電遷移）。及時將結果反饋給布局布線任務組，讓他們及時修改後端設計圖，解決設計中潛在的問題。

一般功耗分析使用的工具有Ansys公司的redhawk，以及cadence公司的voltus和synopsys公司的ptpx。

2、主要打交道的人

數字後端工程師通常都是以一個項目組作為一個團隊，前面說的這些任務都會分為不同的角色。通常，一個項目中會有一名頂層工程師，一名STA工程師，一名功耗分析工程師，一名物理驗證工程師以及若干名模塊工程師，這些工程師需要相互合作，共同完成全晶元的RTL到GDSII的過程，同時確保沒有時序以及物理驗證上的違例。

數字後端工程師還需要經常與前端工程師打交道，確保網表的功能正確以及sdc的正確制定，及時將後仿文件交付給前端，讓前端工程師能盡快通過模擬發現潛在的設計問題。

DFT工程師也是我們經常與要交流的，因為測試邏輯設計在現在的晶元中的比重越來越大，後端工程師需要與DFT工程師確認好測試SDC的制定，掃描鏈scan chain的物理走向等任務。

3、需要掌握的技能和條件。

數字後端主要以軟體工具為主，主要掌握以下軟體（以cadence, synopsys,mentor公司為主）

布局布線：Innovus/Encounter, ICC2/ICC

綜合：DC， Genus

物理驗證：Calibre

靜態時序分析： PrimeTime, Tempus

功耗分析： Redhawk, Voltus，PTPX

每種平台需要你掌握的技能不大一樣，通常學會每種平台下學會一種工具即可。一個初級工程師想全部掌握這些技能也很難，如果這些工具你都會使用，就變成老司機了。

由於數字後端工程師需要跑一些自動化的任務，所以掌握必要的腳本語言也是必須的，比如掌握下面知識就顯得比較重要：

Verilog

TCL

Perl

python

所有的技術類崗位，主要看的兩點就是：專業技能（skills）和項目經驗（experience）。所以除了上面列的這些技能，你能實際做過一兩個項目，哪怕是一些小模塊的後端設計，也是很重要的，尤其是做項目過程中積攢的debug經驗。

如果你是在校學生，學校里實踐數字後端的機會較少，所以基本上你只要簡單懂一點流程以及時序方面的內容，可能就可以找到數字後端工程師的職位了。現在在校學生通過各種渠道（比如E課網），很多同學都掌握了上面的這些技能，甚至積累了一兩個項目經驗。會的人多了，招聘的要求也自然高一些了。

現階段，數字後端工程師主要還是以招聘研究生為主，本科生招的很少。不過好消息是對專業的要求並不是很苛刻，並非集成電路方向不可，只要你掌握了上面的這些技能，哪怕不相關專業，比如材料、物理、自動化、機械等專業，也是可以成功應聘。

學歷本科的同學也不要氣餒，有工作經驗的本科生，還是可以找到數字後端工程師的職位的，而且有很多成功的例子的。畢業學校一般的同學也不要氣餒，985高校畢業，肯定是有優勢的，但畢竟每年畢業生不多，在現在IC行業整體缺人的大背景下，依然會招收學校排名一般的學生的；當然前提還是一樣，有專業技能（skills）和項目經驗（experience）。

E. IC設計需要懂UNIX, Shell/perl/tcl 及 C/C++ 語言嗎為什麼有單位招聘IC設計師要求這些呢

其實需要懂這些東西肯定是工作需要。（我當時面試就要求我會這些，當然我肯定不是很坦褲並懂，知道點皮毛）
UNIX、LINUX，首先一般公司的工作純碰平台一般都是這些操作系統，每個人通過一個term連到伺服器上，伺服器上有一點數量的licence，通過提交到伺服器來跑模擬，本地只是一個窗口。
shell perl tcl等腳本語言，是為了批處理用的，很多模擬的什麼的，如果自己一個一個做肯定很慢，用腳本寫好了，提交上去了，讓代碼在伺服器上慢慢跑，自己就可以休息了。（如regression等，這完全是為自己好，讓你自己一個一個點提交，惡心死了，對於許多不關注的信息，用perl篩選下，自己看自己需要關注的信息就可以了）
至於c c++，這個是老祖宗，肯定得懂。IC工程師如果只知道verilog或VHDL，肯定就是笑話了。很多演算法級別的模擬，還有對你設計的電路的驗證工作，就需要一些c model來進行驗證，這些都需要你懂c c++，其實現在一個合格的IC工程師，最好還懂system C或者systemverilog。
當然在懂點ARM什麼的，CPU構架什麼的就更好了，現在SOC項目都很大，需要這些讓跡的知識儲備》》
謝謝~~

F. 我是一個普通的二本院校微電子專業的學生，我對這個專業其實真的不是太了解，我們目前學的專業課有電路分

我是此專業畢業，如果要從事本行業工作，至少得研究生學歷，還需要在春轎北京上海深圳之類工作，內陸機會很少。本科畢業還留在此行業內的一般都是在畫版圖，至少目前我還沒看到有本科做設橘殲計的。現在剛畢業的研究生競爭也較激烈，可能上海畢業的會好一點圓森沖。如果做到資深級別也會不錯。個人建議向嵌入式方向發展，可以自學，買開發板和教程。不走技術路線的話就另論，我個人還不大了解。

G. 揭秘集成電路設計之數字IC後端攻城獅

IC設計工程師是一個從事集成電路開發設計的職業。隨著我國IC設計產業漸入佳境，越來越多的工程師加入到這個新興產業中。成為IC設計工程師所需門檻較高，往往需要有良好的數字電路系統及嵌入系統設計經驗，了解ARM體系結構，良好的數字信號處理、音視頻處理，圖像處理及有一定的VLSI基礎。

故而，有很多在校同學希望能夠了解企業中IC相關工程師的具體工作內容、技能要求、發展前景等，以增加自己的就業競爭力，同時，還有很多已經拿到offer的IC新人也希望能夠增加相關方面知識儲備，提前熟悉崗位工作內容，提前做好職業規劃。

為此，搞定offer將在本篇文章為大家詳細揭秘集成電路設計崗位之數字IC後端攻城獅的工作內容、工作強度等，並為大家提困純供來自在職前輩的職場心得和建議，希望能夠幫助到各位同學。

01 數字IC後端攻城獅

數字IC後端工程師是晶元微觀界的建築師，負責將前端工程師的設計圖紙轉化為實際的電路結構，並生成符合生產廠家要求的GDS文件。

02 作內容

包括但不僅限於：數字物理設計，綜合網表編輯，路徑地址解析協議流程的實現，在時序約束合理的情況下完成時序收斂，完成生產廠家設計規則檢查等物理設計要求。一般來說，數字IC後端工程汪坦咐師會和模擬IC前端設計人員、廠家技術人員、封裝測試技術人員頻繁對接。展開來講，細分為以下方面：

Placement

主要涉及STD cell的拜訪，這一步基本是EDA工具根據mole的分布進行優化，不過如果時序出現問題還是需要一些人為干預的。

CTS

即時鍾樹(clock tree，簡稱CTS)，是驅動電路中的時序單元，一般情況下會使用平衡樹（balance tree，簡稱BTS）。但是隨著涉及頻率越來越高，現在一些邏輯較深的路徑也經常採用useful skew技術。

03

Route

即繞線，一般是在滿足生產廠家設計規則檢查的條件下，由EDA工具完成自動布局布線。隨著技術的發展和成熟，EDA工具可以對關鍵時序路徑進行layer promotion的優化，使用更少延遲的高層metal優化時序。

RC/STA/DRC/LVS/Formal

為了得到能實際交付生產的文件，需要在給定的時序約束下不斷迭代優化時序，並且執行設計規則檢查，版圖網表一致性檢查，優化後網表功能一致性檢查等多項任務。

03

基礎理論知識包括CMOS相關知識、半導體基本原理、數字電路設計知識等。

必備工具包括EDA工具信磨中的workshop和UserGuide以及shell或python等腳本語言。

此外，為構建自己的優勢技術壁壘，還需深入學習STA原理；知道uncertainty/setup/holp time時序相關知識；了解一些模擬射頻IP的特殊要求例如PLL、SENSOR等；熟悉高速IO的設計、包房、封測的要求；清楚一些常用IP的典型函數式設計程序或數據流例如ARM core、PCIE、DDR。

為區別於普通後端工程師，最好能夠深入學習power planing；知道如何實現不同test mode下的test ability/coverage；了解如何篩片以減少封測成本；熟悉如何從timing、power或其他層面提高晶元良率。

04

主要取決於項目時間周期，基於數字IC後端的特點，通常流片前夕是工作強度最大的時期，因為數字IC後端工程師的工作進度將會嚴重影響能否按時遞交版圖和產品。

雖然大公司的flow相對完善，整體loading比較均衡，但是項目中的任何一個細枝末節都會影響整個流片，所以數字IC後端往往難逃任何一個環節失誤所造成的schele delay。

05

數字IC後端是一個高需求高增長的行業。隨著晶元產業蓬勃發展、生產規模日益擴大、晶元集成日益復雜，社會對數字IC後端設計人員的需求勢必水漲船高，因此工作機會很多，跳槽非常容易。

一般來說，後端設計入門容易精進很難，由於後端設計參與流程較多，因此相比前端設計更具通用性，但是想要做到獨擋一面，尚需不斷積累，適合不斷深入，沿著技術專家的發展路徑走下去。不過如果對設計、IP、封裝、測試、工藝等均有涉獵，也可轉型PMO或者自主創業。

06

前輩建議

打好基礎，注重積累理論知識、注重實踐、積極主動、多請教、多學習。

H. IC設計公司最常用的是什麼軟體還有IC設計的流程究竟是什麼（回答盡量通俗一點）

1. 首先是使用 HDL 語言進行電路描述，寫出可綜合的代碼。然後用模擬工具作 前模擬，對理想狀況下的功能進行驗證。這一步可以使用 Vhdl 或 Verilog 作為 工作語言， EDA 工具方面就我所知可以用 Synopsys 的 VSS （for Vhdl） VCS 、 （for Verilog）Cadence 的工具也就是著名的 Verilog-XL 和 NC Verilog 2.前模擬通過以後，可以把代碼拿去綜合，把語言描述轉化成電路網表，並進行 邏輯和時序電路的優化。在這一步通過綜合器可以引入門延時，關鍵要看使用了 什麼工藝的庫這一步的輸出文件可以有多種格式，常用的有 EDIF 格式。綜合工 具 Synopsys 的 Design Compiler，Cadence 的 Ambit 3，綜合後的輸出文件，可以拿去做 layout，將電路 fit 到可編程的片子里或者 布到矽片上這要看你是做單元庫的還是全定製的。全定製的話，專門有版圖工程 師幫你畫版圖，Cadence 的工具是 layout editor 單元庫的話，下面一步就是自 動布局布線,auto place & route，簡稱 apr cadence 的工具是 Silicon Ensembler,Avanti 的是 Apollo layout 出來以後就要進行 extract,只知道用 Avanti 的 Star_rcxt,然後做後模擬，如果後模擬不通過的話，只能 iteration， 就是回過頭去改。 4,接下來就是做 DRC,ERC,LVS 了,如果沒有什麼問題的話，就 tape out GDSII 格式的文件， 送製版廠做掩膜板， 製作完畢上流水線流片， 然後就看是不是 work 了做 DRC,ERC,LVSAvanti 的是 Hercules,Venus,其它公司的你們補充好了 btw:後模擬之前的輸出文件忘記說了，應該是帶有完整的延時信息的設計文件 如：*.VHO,*.sdf RTL->SIM->DC->SIM-->PT-->DC---ASTRO--->PT----DRC,LVS--->TAPE OUT 1。PT 後一般也要做動態模擬，原因：非同步路徑 PT 是做不了的 2。綜合後加一個形式驗證，驗證綜合前後網表與 RTL 的一致性 3。布版完成後一般都會有 ECO，目的手工修改小的錯誤 SPEC->ARCHITECTURE->RTL->SIM->DC->SIM-->PT-->DC---ASTRO--->PT----DRC, LVS--->TAPE OUT SPEC：specification，在進行 IC 設計之前，首先需要對本 IC 的功能有一個基 本的定義。 ARCHITECTURE：IC 的系統架構，包括演算法的設計，演算法到電路的具體映射，電 路的具體實現方法，如匯流排結構、流水方式等。 在 IC 前端的設計中，ARCHITECTURE 才是精華，其他的大部分都是 EDA 工具的使 用，技術含量不高。 dv, design verification,驗證 和前端、後端並列。 DFT, design for test. 前後端合作，並與 tapeout 後測試合作。 ir-drop. 後端和驗證合作。 SI, 後端。 low-power design ,前後端合作. 數字 ic 設計流程 2 根據我的工作寫了一個數字 ic 的設計流程，肯定有很多不足甚至錯誤的地方，歡迎大家批評指正！ 數字 ic 設計流程； 1. 需求分析： 只有需求分析做好了才可能設計出一個好的產品。這個工作主要 是根據市場需求規劃整個 chip 所要實現的全部功能，這也是一個很痛苦的工作，因為市場要求設計 人員設計出功能越多越好並且單價越低越好的產品(mission impossible ^_^)。如果你做得是一個很有 前瞻性很有技術性的 chip，那就更要命了，在你做規劃的時候，你用的協議很可能只是一個草案， 到你的代碼模擬通過或者即將投片的時候，草案變成了一個國際標准，並且作了修改，修改的那部 分你很可能就沒有實現(痛苦啊)， 這個時候你怎麼辦？所以需求分析是很重要的， 不過國內的工程師 一般不重視這一步。 2. 系統設計： 就是考慮把需求怎麼實現的過程。這個階段涉及到的工作是時 鍾模塊的實現思想、各個具體模塊的劃分、模塊之間的介面和時序關系、管腳說明及封裝、寄存器 功能描述及編址等。Active HDL 這個工具可以很清楚的表達出模塊之間的層次和關系，推薦在系統 設計的時候使用。系統設計做的好對代碼編寫和模擬有很大幫助，可以很大程度上減輕後端的壓力。 3. 代碼編寫： code，大家最喜歡的階段也是大家認為比較沒有前途的階段。不過要想做出來的 chip 成本低，一個好的高質量的 code 也是很重要的。流行的編輯工具是 Ultraedit32，Active HDL 也很不 錯，沒有這些工具就用記事本吧，赫赫，工作站上一般就是用 vi 編輯器了。 4. 代碼模擬： 模擬用 的工具工作站上的有 VCS、nc_verilog 和 nc_sim 等，也有用 modelsim 的，不過比較少；pc 上一般 就是用 modelsim 了， Active HDL 也有比較多的人用， 我覺得 pc 上還是 modelsim 比較好， 但是 Active HDL 可以生成 test_bench 的框架，要是兩個工具都有，不防結合起來用。 5. fpga 測試： 這一步不 是必需的，但是 fpga 測試很容易找出代碼模擬很難發現的錯誤，比如非同步 fifo 的空滿判斷等，只是 fpga 驗證環境的構建比較困難。 fpga 階段經常用到下面的一些工具： 在 Synplicity 這是一個非常好的 綜合工具，綜合效率比較高、速度也比較快，同時也能檢查出代碼編寫中的一些錯誤，FPGA Express 也不錯。布線工具根據選用的不同公司的 fpga 而選用不同的工具，Xilinx 公司的產品用 ISE，Altera 公司的產品選用 QuartusII 或者 MaxplusII。 以上就是數字 ic 設計的所謂的前端工作，下面是後端流 程，後端流程的工作和投片廠家有關，設計人員的工作量在不同廠家之間相差還是比較大的 6. 綜 合： 綜合是指將 rtl 電路轉換成特定目標 （用約束來描述） 的門級電路， 分為 Translation、 Optimization 和 Mappin，設計者需要編寫約束文件，主要為了達到時序，面積，功耗等的要求，涉及到的綜合工 具如 synopsys 的 design compiler,cadence 的 ambit buildgates(包含在 se_pks or spc 中)。毫無疑問， synopsys 的 DC 是大家常用的，最新的版本是 2003.06 版。還有一個工具是 magma，主要是面向 0.18 及以下工藝，發展比較快。 7. 門級驗證： 這一步是為了保證布局布線的正確性。 門級驗證包括 了門單元的延時信息，因而需要廠家工藝庫的支持。 一開始要用到 formality 進行功能上的形式驗 證。 通過 formality 檢查後，要進行動態模擬和靜態時序分析(STA)。STA 的工具常見的工具 是 synopsys 公司的 primetime，這種工具只用來分析門級的時序，速度較快，對提高電路的分析速度很 有幫助，可以在很短的時間找出 timing violation，縮短驗證所用的時間，並且分析的覆蓋面比較廣， 不需要 testbench。動態模擬和代碼模擬一樣，模擬用的工具有 VCS、nc_verilog 和 nc_sim 等，觀察 輸出是否達到功能與時序的要求，這種驗證方法需要 testbench，對硬體要求高，速度慢，但是是一 種比較可靠的方法 8 布局布線 CADENCE 的 SPC、MONTEREY 的 ICWIZARD 都是很好的工具， 易於使用。 廠家根據工藝會加入線延時信息返回給設計者。 9 後模擬 使用的工具和門級驗證一樣。 有些廠家為了盡可能縮短後端時間，可以幫你做 formality 檢查，但是需要設計者提供源代碼，設計 者一般都會拒絕。 好了，剩下的事情就讓廠家去做吧。 歡迎大家批評指正！ 我對 IC 設計流程的一些理解（模擬 IC 部分）對於模擬 Asic 而言，在進行設計時是不能使用 verilog 或者其他的語言對行為進行描述，目前已知的可 以對模擬電路進行描述的語言大部分都是針對比較底層的針對管級網表的語言， 比如在軟體 hspice 和 hsim 所使用的面向管級網表連接關系的語言——spice。因此如果使用語言對電路進行描述的話，在遇到比較大 型的電路時使用門級或者管級網表就比較麻煩。所以，一般在進行模擬電路設計的時候可以使用圖形化的 方法來對模擬電路進行設計。比較常用的工具有 Cadence 公司的 Virtuso、Laker、Epd（workview） ，其中 Cadence 自帶有模擬器 spectra 可以實現從電路圖輸入到電路原理圖模擬，以及根據電路圖得到版圖並且 可以利用 cadence 的其他工具插件實現完整的版圖驗證，從而完成整個模擬電路晶元的設計流程。但是對 於 Laker 和 Epd 而言，這些軟體所能完成的工作只是利用 foundry 模擬庫中基本單元構建模擬電路圖，所 得到的只是模擬電路的網表，而不能對該模擬電路進行模擬，因此一般在使用 laker 或者 EPD 的時候都需 要將得到的模擬電路轉化為網表的形式，利用第三方的模擬軟體進行模擬，比如使用 hsim、hspice 或者 pspice 對得到的網表進行模擬。然後再使用第三方的版圖軟體進行版圖設計和 DRC、ERC、LVS 檢查，所 以從設計的方便性上講使用 Cadence 的全系列設計軟體進行模擬電路設計是最為方便的。 在得到模擬電路的版圖後就可以根據版圖提取寄生參數了，寄生參數的提取方法和前面所講的數字電路的 版圖參數提取是完全相同的，利用提取得到的寄生參數就可以得到互聯線所對應的延遲並且將該延遲或者 是 RC 參數反標回模擬電路圖中去，從而得到更符合實際版圖情況的電路圖。對該電路圖模擬就可以完成 後模擬，得到更符合實際晶元工作情況的信號波形。 因此， 在模擬電路設計中版圖設計是非常重要的， 一個有經驗的版圖設計師可以很好將各種模擬效應通 過版圖來避免，從而在相同設計的情況下得到性能更好的晶元設計。另外，一個准確的模擬單元庫對於得 到更貼近實際流片測試結果的模擬波形也具有很大幫助的。 可惜目前國內的 foundry 做的庫都不是很理想， 做的比較好的就只有 TSMC、UMC 這種大廠。

I. 請問模擬集成電路IC設計需要用到C,C++嗎謝謝！

模擬IC設計怎麼會用到C++啊。它最終面對的都是晶體管級的設計，主要工作是利用微米級型培滑的MOS管或者BJT搭建一些電路或者系統，像運放啊，AD啊，鎖相環啊，基準啊等等。雖然中鍵有時候也會用到高級語言，但跟C半毛錢的關系都沒有。一般卜臘的設計都是需要人工完成的，幾乎沒有高級語言可以代替，這跟數字IC是最大的不同之一

J. 求專業翻譯

高級音像解碼智能卡設計工程師
工作職責：
向 SoC(System on Chip,片上系統)經理報告，候選者應該為下列工作負責：

開發最新的CMOS復雜多媒體產品的SoC, 這種SoC具有內置CPU,存儲控制器，媒體處理器和各種混合簽名IP.
與國內和海外的交叉功能團隊合作來說明規格，設計，驗證和提高SoC的質量，並保證生產的及時性
參加SoC體系結構設計, SoC 的整合和驗證
創造和優化DFT結構, STA 限制, 填塞和包裝選擇
與後台小組合作直到通過RTL規則檢查,區域網模擬客戶或功率分析等以保證成功應用。
工作要求:
擁有電子工程或相關專業的學士學位，擁有電子工程碩士學位者優先
具有三年或三年以上在ASIC/complex SoC設計或驗證的相關經驗
熟悉硬體描述語言，比如 Verilog, System Verilog和 VHDL
具有腳本語言Tcl, Python, Perl 的所有知識熟悉智能卡設計和驗證工具流程，具有在DC, PT, NC-Sim 和/或啟段茄者Spyglass親手操作的經驗

較好的英語和交流能力，需要經常與外國團隊交流.
擁有與視頻/音像解碼相關工作經驗，視頻/音像處理技術和可靠度資燃弊格證者優先

高級MPEG音像智能卡設計工程師
工作描述
向團隊隊長報告工作。
這個職位的職責包括：
MPEG音像解碼器的邏輯設計和檢驗,固件的開發等等。
最低要求
至少兩年與音像相關的工作經驗
熟悉ASIC 設計流程(尤其是RTL 編碼，悄察合成 )
熟悉音像壓縮的理論和演算法了解MPEG-1/2 標准,熟悉其音像相關部分
熟悉音像解碼器的一般體系結構和流程了解AV 圖像同步錄音的基本理論和演算法
熟悉Perl/TCL 語言
熟悉 H264 標準的影像部分者優先考慮
能夠使用集成編程語言者優先考慮
較好的口語表達和英語寫作能力