⑴ vhdl編程中遇到編譯的問題，各模塊模擬成功，頂層設計出錯，求高手指點，有哪些常出錯點
就表面看報錯提示的很清楚，你有一些變數調用錯名了，導致編譯認為你沒定義。（如變數d）--> u1:adc_state port map (datain(7 downto 0)=>d(7 downto 0)。
而實際的錯誤確是，你的元件例化語法使用錯了。你的子元件和頂層元件埠書寫前後反了；應改為：
u1:adc_state port map (d(7 downto 0)=>datain(7 downto 0) ……後邊同理。
改改試試吧！
