版本編譯後出現時序警告

Ⅰ quartus全編譯總是提示時序不滿足

時序分析不滿足當然時序模擬不會正確了呀，功能模擬是不計算邏輯單元與走線延時的，只能進行功能驗證，時序模擬含有時序信息，說明你的設計沒有遵循同步時序邏輯設計

Ⅱ 編譯modelsim時出現以下錯誤

你剛開始學習寫這種代碼嗎？錯誤的地方有幾個，詳細見我注釋的地方
`timescale 1 ns/1 ps
mole fenpinqi_tb(clk,rst,clk_div);//埠號,難道你寫的testbench？testbench不需要埠號
input clk,rst;
output reg clk_div;
reg [15:0]counter;
always @(posedge clk)
if(!rst)
begin
counter<=0;
clk_div<=0;
end
else if(counter==56817)//這里不是賦值，要用「==」
begin
counter<=0;//時序邏輯要用非阻塞賦值
clk_div<=~clk_div;//你是要去反，不是比較大小和移位。報錯的地方子這里
end
else
counter<=counter+1;
endmole

另外，建議每個比較長的always塊都用begin。。。。end包裹起來。還有什麼問題，歡迎追問。希望能幫到你。

Ⅲ quartus II 全編譯出現嚴重警告

quartus II 全編譯出現嚴重警告按以下方式解決：

首先看命令 derive_clock_uncertainty 的幫助，再根據自己的問題在*.sdc文件中加入

set_clock_uncertainty-setup -rise_from Clock -rise_to Clock 0.150

set_clock_uncertainty-hold -rise_from Clock -rise_to Clock 0.150

保存，重新編譯。嚴重警告就消失了。