vcs模擬腳本
『壹』 如何使用vcs模擬生成FSDB波形文件
需要制定verdi目錄下對應vcs的工具吧
-P /tools/novas/verdi-200810/share/PLI/vcs2006.06/linux/novas.tab /tools/novas/verdi-200810/share/PLI/vcs2006.06/LINUX/pli.a
『貳』 用VCS模擬Verilog時，在調用系統函數的地方都出現錯誤怎麼支持調用系統函數的模擬
使用到系統函數時,在vcs編譯的時候一定要添加-I或者-RI.
其中-R自動運行並且生成vcd+文件
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注意區別的兩個方面:
1. –R –I 不同於-RI
-R –I是編譯成VirSim的可執行文件而且馬上運行模擬, -RI是編譯成VirSim的可執行文件並且調用VirSim.
2. –R –PP 不同於-RPP
-R –PP是編譯成VirSim的可執行文件並且在運行的時候加快輸出VCD+文件
-RPP是在存在VCD+的條件下調用VirSim進行post processing的調試.
門級模擬需要反標SDF文件,可以在testbench中添加$sdf_annotate系統函數.並且在編譯的時候注意要使用standcell的模擬庫.
『叄』 verilog用什麼軟體編寫vcs
verilog用ALTERA軟體編寫vcs。
如果只是模擬的話，可以使用modelsim；如果要對程序進行編譯、綜合、燒寫且調試的話，可以使用altera公司的quartus ii和xilinx公司的ise軟體。這幾種軟體我都用過，網上都可以下到相關的安裝軟體。verilog hdl是一種硬體描述語言，跟C語言有點像，比較容易上手。
verilog設計：
描述復雜的硬體電路，設計人員總是將復雜的功能劃分為簡單的功能，模塊是提供每個簡單功能的基本結構。設計人員可以採取「自頂向下」的思路，將復雜的功能模塊劃分為低層次的模塊。這一步通常是由系統級的總設計師完成。
而低層次的模塊則由下一級的設計人員完成。自頂向下的設計方式有利於系統級別層次劃分和管理，並提高了效率、降低了成本。「自底向上」方式是「自頂向下」方式的逆過程。
使用Verilog描述硬體的基本設計單元是模塊（mole）。構建復雜的電子電路，主要是通過模塊的相互連接調用來實現的。模塊被包含在關鍵字mole、endmole之內。
『肆』 VCS編譯ISE的庫進行FPGA設計的模擬時出錯
ISE自帶的IP核生成的BLOCK RAM是不能被VCS編譯的，最好用Memory Compiler重新生成RAM
『伍』 verilog數字轉換成模擬波形
加入其他波形文件。
在測試文件中一般是頂層加入如fsdbDumpvars函數，表示導出信號層級的深度，0則表示所有層級。此外在vcs腳本中需要加入P參數。
verilog模擬波形有多種格式，其中標准格式為VCD，可以作為跨工具的數據交換格式。但是VCD本身非壓縮格式，通常比較大。對於純數字模擬來說可以有其他的波形文件格式作為替代。比如Synopsys的VPD格式，還有FSDB。fsdb是verdi工具被synopsys收購的波形格式。而verdi的易用性收到廣大數字工程師的青睞。
『陸』 vcs代碼覆蓋率報告中,怎麼去掉某個模塊
vcs腳本命令中包含六種覆蓋率分析選項:-cm line|cond...狀態機中各個狀態的覆蓋情況;tgl_coverage:
『柒』 如何使用vivado isim模擬
使用vivado isim模擬的方法和過程如下：
1) 測試平台建立；
a) 在工程管理區點擊滑鼠右鍵，彈出菜單選擇New Source，彈出界面； b) 輸入文件名，選擇Verilog Test Fixture，打鉤add to project，單擊NEXT；
c) 選擇要模擬的文件，點擊NEXT；
d) 點擊「FINISH」，就生成一個Verilog測試模塊。
ISE能自動生成測試平台的完整構架，包括所需信號、埠聲明以及模塊調用的實現。所需要完成的工作就是initial….end模塊中的「//Add stimulus here」後面添加測試向量生成代碼。
這里給出示例測試代碼，將其添加於//Add stimulus here處
#100;
SW = 7;
#100;
SW = 11;
#100;
SW = 13;
#100;
SW = 14;
2) 測試平台建立後，在工程管理區將狀態設置為「Simulation」；選擇要模擬的文件名，
過程管理區就會顯示「Isim simlator」；
3) 下拉「Isim simlator」，選擇「Simulate Behavioral Model」，單擊滑鼠右鍵，現在「Process Properties」可修改模擬遠行時間等。
4) 修改後，直接雙擊「Isim simlator」中的「Simulate Behavioral Model」進行模擬。
檢查模擬結果是否達到預期設計目標。
Vivado設計套件，是FPGA廠商賽靈思公司2012年發布的集成設計環境。包括高度集成的設計環境和新一代從系統到IC級的工具，這些均建立在共享的可擴展數據模型和通用調試環境基礎上。集成的設計環境——Vivado設計套件包括高度集成的設計環境和新一代從系統到IC級的工具，這些均建立在共享的可擴展數據模型和通用調試環境基礎上。
『捌』 如何用VCS找到模擬中的無限循環 infinite loop
infinite loop
無限循環
infinite loop
[英][?infinit lu:p][美][??nf?n?t lup]
n.無限循環;
例句:
1.
Often they result from algorithms interacting with each other and forming an infiniteloop.
它們經常是由程序的相互作用並形成一個無限循環所導致。
『玖』 新思公司VCS模擬，測試verilog代碼覆蓋率問題1：%vcs -cm line source.v 2:%simv 3:dve -cov
這就是VCS的意思嘍，VCS（Verilog Compiler and Simulator），自然先要編譯成一個simv文件，才能simulation了。
不知道您是什麼系統下的vcs，如果是linux，那就執行您說的simv嘍。./simv -gui