ISE怎麼編譯部分

Ⅰ 如何提高ISE的編譯速度

如果你的cpu夠強你應該學會如何利用好它來加速你的代碼編譯速度，那麼你怎麼才能夠最大限度讓你的cpu發燒呢？

下面是一個對比：

比如我的cpu是i7 3770k，

編譯cocos2d-x的libcocos2d工程：

不優化：

1>Time Elapsed 00:01:35.25

優化後：

1>Time Elapsed 00:00:21.66

效果顯著！！！

參考網頁：

Visual Studio 2010中C++並行構建調優(1)
http://developer.51cto.com/art/201003/189235.htm

1>cl : Command line warning D9030: '/Gm' is incompatible with multiprocessing; ignoring /MP switch

解決辦法是：

Properties -> Configuration Properties -> C/C++ -> Code Generation -> Enable Minimal Rebuild -> No(/Gm-)

Properties -> Configuration Properties -> C/C++ -> Geneal -> Multi-processor Compilation -> Yes(/MP)

一些含義和拓展資料：

Enable minimal rebuild
通過保存關聯信息到.IDB文件，使編譯器只對最新類定義改動過的源文件進行重編譯，提高編譯速度

Enable Incremental Compilation
同樣通過.IDB文件保存的信息，只重編譯最新改動過的函數

/MP (Build with Multiple Processes)

http://msdn.microsoft.com/en-us/library/bb385193.aspx

/Gm (Enable Minimal Rebuild)

http://msdn.microsoft.com/en-us/library/kfz8ad09.aspx

Ⅱ Xilinx ip核生成後，怎樣在ModelSim中模擬

1，ModelSim可以直接編譯和添加Xilinx的庫，目前的ise中（在開始菜單xilinx工具下找吧）直接有使用ModelSim編譯庫的工具。完成庫的編譯之後，就是添加庫到ModelSim的模擬環境中，修改modelsim安裝目錄下的modelsim.ini，這樣就完成了庫的添加，在模擬時，僅需要填加生成ip的.v文件。
2，tb自己編寫是最好，xilinx 有些ip是有部分的tb的，但是這些tb僅僅是幫助你了解ip的使用，不具有實用價值，比如mac ddr等

這里附上我N年前編譯模擬庫的筆記，那個時候ModelSim和ise的版本都是很早的版本，不過原理還是一樣的

先得把modelsim.ini改為可寫
在命令行模式下運行：
"compxlib -s mti_se -l all -f all -p D:\Modeltech_6.1c\win32"
編譯好的庫放在：
D:\Xilinx\10.1\ISE\vhdl\mti_se
D:\Xilinx\10.1\ISE\verilog\mti_se
編譯好之後，modelsim.ini 增加下面內容

UNISIMS_VER =d:\Xilinx\10.1\ISE\verilog\mti_se\unisims_ver
UNIMACRO_VER = d:\Xilinx\10.1\ISE\verilog\mti_se\unimacro_ver
UNI9000_VER =d:\Xilinx\10.1\ISE\verilog\mti_se\uni9000_ver
SIMPRIMS_VER =d:\Xilinx\10.1\ISE\verilog\mti_se\simprims_ver
XILINXCORELIB_VER =d:\Xilinx\10.1\ISE\verilog\mti_se\XilinxCoreLib_ver
AIM_VER = d:\Xilinx\10.1\ISE\verilog\mti_se\abel_ver\aim_ver
CPLD_VER =d:\Xilinx\10.1\ISE\verilog\mti_se\cpld_ver
SECUREIP =d:\Xilinx\10.1\ISE\verilog\mti_se\secureip
UNISIM = d:\Xilinx\10.1\ISE\vhdl\mti_se\unisim
UNIMACRO =d:\Xilinx\10.1\ISE\vhdl\mti_se\unimacro
SIMPRIM = d:\Xilinx\10.1\ISE\vhdl\mti_se\simprim
XILINXCORELIB =d:\Xilinx\10.1\ISE\vhdl\mti_se\XilinxCoreLib
AIM = d:\Xilinx\10.1\ISE\vhdl\mti_se\abel\aim
PLS = d:\Xilinx\10.1\ISE\vhdl\mti_se\abel\pls
CPLD = d:\Xilinx\10.1\ISE\vhdl\mti_se\cpld

Ⅲ Xilinx ISE 編譯時,place & route 很慢.

個人看法，有兩種可能：
1. 你的工程佔用資源較多，隨著資源的消耗，如果工程很大，ISE需要反復將之前布線好的部分進行優化，以騰出空間給後面的邏輯，所以越到後來布通所花費的時間就越長；
2. 你的約束中有較為苛刻或是不合理的時序約束，ISE需要花大量的優化計算去滿足你的約束。
歡迎討論。

Ⅳ xilinx ise編譯時對文件名有要求嗎

跟一般的英文軟體一樣的，沒什麼特殊要求。只能英語開頭，另外部分可以下劃線和數字

Ⅳ 哪位能告訴下在ise 中編譯 modelsim 模擬庫的設置步驟嗎，謝謝

開始->程序->xilinx *.*->ise->tools->simulation library ***(全名忘了)
打開那玩意，裡面一步一步的提示很清楚的。
編譯的話最好針對性選幾項不要全選，否則會很慢的。
編好後在ise的project裡面右鍵你的project進入project properties里，把模擬程序設定為modelsim

手邊沒環境，實驗室不能上網~~只好這樣語焉不詳了

Ⅵ ISE編譯報錯不是一個port

ISE編譯報錯不是一個port。
這里按錯誤代碼的數字順序進行排列，方便大家查找，或者使用【Ctrl+F】快速查找。
出現錯誤代碼的情況，大抵有3方面的因素:安裝包是你在某某某地方下載的，也許可能大概是有些人動過手腳的並非純凈的安裝包；
安裝方式錯誤：windows系統的童鞋可以參考我之前排版丑到爆的推送；
原文中此處為鏈接，暫不支持採集；
mac OS X系統的童鞋大部分會在Creative Cloud中進行下載安裝，但是在Creative Cloud中下載由於各種限制，網路不穩定且慢，建議進入官網直接對試用版安裝包進行下載。

Ⅶ 在ise中,當編寫好某一元件的代碼後,怎麼生成原理圖

先check syntax（檢查語法），通過後，沒有問題就可以synthesize（綜合），然後就可以看到rtl級的原理圖，在左邊processes的框框裡面，點synthesize裡面的VIEW RTL schematic。如果你要把這個編譯完成的mole生成一個原理圖原件，就在design Utilities下面點Create Schematic Symbol，可以了，它就變成了一個原理圖的小元件，把它放在原理圖上面，雙擊，可以看到原件裡面的原理圖結構。

Ⅷ 如何用ModelSim se完全編譯Xilinx庫文件

Modlesim 模擬庫的建立：
將Modelsim根目錄下的modelsim.ini的屬性由只讀改為可寫。
新建一個文件夾，比如library（為敘述方便，把它放在modelsim的根目錄下）。D:/modelsim/library.
啟動Modelsim,選擇[File]/[chang Directory],選擇D:/modelsim/library.

選擇[File]/[New]/[library]命令，彈出[Creat a New library],在[lihrary Name]中輸入「simprims_ver」,同時下一欄也自動輸入「simprims_ver」，單擊OK。

在主窗口中選擇[compile]/[Compile]命令，彈出[compile Source Files],在[Library]的下拉列表中選擇「simprims_ver」在[查找范圍]中選中[Xilinx/veriog/src/simprims]目錄下的全部文件，單擊complie進行編譯。(這時可能會花你一些時間,耐心等待編譯完畢)用同樣的方法將unisims和Xilinxcorelib三個模擬庫進行編譯。

這時在D:/modelsim/library 下就有以上三個模擬庫。

7．總結步驟為a：建立庫的放置路徑b：對庫進行編譯c：對庫進行映射。最後重新啟動Modelsim可以在列表中看到建立的三個庫。

那麼這個辦法明顯是比較麻煩的。其實我們可以這樣做;

首先將modelsim.ini文件只讀模式去掉，存檔前面打對勾。
在您安裝ise的目錄下，進入到bin t目錄下，例如e:ise6in t，確認有compxlib這個程序
在cmd中運行compxlib -s mti_se -f all -l all -o e:modeltech_6.0xilinx_libs就可以了，e:modeltech_6.0是我安裝modelsim的目錄，您可以作相應的更改。參數也可以按照您的要求作相應的更改。

這樣就可以了。

需要注意的是，千萬記住ise和modelsim的安裝目錄都不要出現空格，最好是直接安裝在根目錄下

modelsim下編譯xilinx庫的方法

這幾天，建庫的問題比較多，寫一個建庫的方法。
所用軟體：ISE7.1i+ModelsimSE6.0
語言：VHDL
首先安裝軟體。注意：ISE,Modelsim的安裝路徑不能含有空格。
另外，Modelsim的安裝路徑可設為「$:/modelsim」，其中$為盤符，不要使用默認的安裝路徑。
將Modelsim根目錄下的modelsim.ini文件的只讀屬性去掉。
在modelsim的命令窗口中輸入命令「compxlib -s mti_se -arch all -l vhdl -w -lib all」，按回車鍵即可。
編譯完成後，將Modelsim根目錄下的modelsim.ini文件的屬性設置為只讀。
關於「compxlib」命令各項參數的含義，請在modelsim的命令窗口中輸入「compxlib -help」查詢

把庫建好後，接下來的事情就是使它成為modelsim的標准庫。這只要修改modelsim安裝目錄下的modelsim.ini文件就可以了。修改後的內容如下：
[Library]
std = $MODEL_TECH/../std
ieee = $MODEL_TECH/../ieee
verilog = $MODEL_TECH/../verilog
vital2000 = $MODEL_TECH/../vital2000
std_developerskit = $MODEL_TECH/../std_developerskit
synopsys = $MODEL_TECH/../synopsys
modelsim_lib = $MODEL_TECH/../modelsim_lib
simprim_ver = G:/EDA/Xilinx/simprim_ver（庫的路徑，以下同）
unisim_ver = G:/EDA/Xilinx/unisim_ver
xilinxcorelib_ver = G:/EDA/Xilinx/xilinxcorelib_ver
注意的是，這個文件是只讀屬性。修改之前要把這個屬性去掉。
第六步：關掉工程，重啟modelsim。查看這3個庫是否在library框裡面。

二、 在ISE環境下，調用synplify，生成後模擬所需要的文件。
之所以要在ISE環境下調用synplify，主要是因為方便！我也嘗試過在synplify環境下綜合設計文件，然後在ISE里編譯synplify生成的edif文件。但是不成功。ISE在第三方工具支持方面做的是比較好的，感覺跟用ISE直接綜合一樣。不過有一個缺點是看不了RTL原理圖。你可以在synplify中打開ISE生成的synplify工程文件，解決在ISE中不方便查看synplify綜合結果的問題。現在，就要開始第二個大步驟了！
第一步：創建ISE工程文件。選擇好器件。注意Design Flow中一定要選擇Synplify Pro Verilog。
第二步：綜合設計文件，也就是verilog文件。
ISE就會自動調用synplify。（如果沒有的話，那可能是你的系統環境變數沒有設置好）。此時會彈出一個對話框，要你選擇synplify的liscense。（這步本來不用說的。如果沒有對話框彈出來的話，也不要緊）隨便選擇一個，就等結果了。

第三步：生成後模擬需要的文件。
我們可以看到在Implement Design中有三個大分支，這對應著三種模擬。按你的需要按下相應的圖標，生成modelsim後模擬所需要的文件，下面對生成的文件和生成這些文件的圖標進行說明。

第三步：在彈出的對話框里，選擇SDF項。把ISE生成的SDF文件添加進出。如下圖：

記住Apply to Region這一項要寫好。它對應的是你的tb文件（就是測試文件）調用的頂層模塊名。（不是頂層模塊名！！）比如你的測試文件是text，例化頂層模塊top為i_top,那你應該這樣填：text/i_top或者/text/i_top。如果是第一種模擬，此步可以省略。

第四步：添加library。
我們創建的那三個庫終於派上用場了！我們要添加的就是這3個。選擇library項，添加這3個庫。你的庫建在哪裡，就去哪裡找！這個也不用說了吧

第五步：選擇要模擬的模塊。
你先不要急，看清楚再選。（有些朋友性子急，駕輕就熟就選了）
我們要選的模擬模塊可不止一個，如下圖，用CTRL鍵實現！！選了之後點0k！！