vivado編譯器是哪家的

『壹』 vivado 修改了xdc文件需要重新編譯綜合嗎

vivado 修改了xdc文件需要重新編譯綜合
Vivado Logic Analyzer的使用
chipscope中，通常有兩種方法設置需要捕獲的信號。
1.添加cdc文件，然後在網表中尋找並添加信號
2.添加ICON、ILA和VIO的IP Core
第一種方法，代碼的修改量小，適當的保留設計的層級和網線名，圖形化界面便於找到
需要捕獲的信號。
第二種方法，對代碼的改動量大一些，同時需要熟悉相關IP的設置，優點是，可以控制
ICON,並調用VIO。
與之類似，Vivado也有著兩種方法進行設置。
1.在綜合後的網表中尋找相關信號，右鍵點開菜單，然後設置mark debug
2.添加ILA，VIO的IP Core

第一種方法與chipscope的第一種方法極為類似：
1.都需要綜合後才能設置；
2.都需要保留一定的設計層級或者網線名來便於尋找信號；
3.並非所有信號都可以被捕獲，不能捕獲的信號，chipscope中是顯示為灰色，vivado
中是沒有mark debug的選項在右鍵菜單中；
第二種方法就更為類似了，vivado可以兼容ISE的IP，所以可以直接調用chipscope的相
關IP，調試時也只是用Chipscope，另外可以使用Vivado自己的ILA IP，來進行設計，
但最大的問題是Vivado不提供ICON的IP以供選擇，進一步埋沒了ICON的地位。
另外，早起的Vivado IP Catalog提供Chipscope的ICON、ILA和VIO IP Core可以選擇，目前已經取消了這些IP，只支持Vivado自己的ILA/VIO IP Core。
這里提供一個非常簡單的設計代碼，用於Vivado Logic Analyzer的研究。

『貳』 vivado編譯進度怎麼看

點擊ProjectSummary可以查看編譯進度。
點擊編譯後，右上角會出現運行的標志，運行結束後，會出現幾個窗口，第一個是否需要編譯，選擇編譯（默認選項），這是右上角繼續處於運行狀態，程序編譯結束後，會詢問是否要產生bit文件，此處選擇產生。右上角繼續運行，在文件產生後，詢問是否打開設計，此處選擇取消。

『叄』 vivado編譯之後出現svnthesis怎麼辦

在團隊開發中很多情況都會出現，下面就來一個一個的講解一下svn中的一下應用，以及遇到問題後如何解決。在Myeclipse中一定要有安裝svn，可以在線安裝也可以離線安裝。
項目一定要是在svn中檢出出來的，還有就是做過修改的，不管會別人修改的還是自己修改的，這樣才能看出來有沒有差別，然後右擊項目找打Team的與資源庫同步，這樣就能進入同步的界面，我們就從這里開始分析。
在途中最重要的是要分析一下這個區域的東西。

分析：第一個圖標是重新同步，如果在你同步的過程中還有人提交了文件，那麼點擊這個就會重新同步；第二：一個加號的那個是你自己有沒有添加文件，如果有添加的文件上就會出現一個加號圖標，減號也一樣，如果你刪除了文件上一樣會出現一個減號的圖。第三：藍色的圖標是別人提交的東西；第四：想右的灰色箭頭是你要提交的東西或者是修改的東西；第五：如果是全部的；而第六個紅色的箭頭的是別人的東西和你提交的東西改到了同一個地方。
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其實紅色箭頭是需要處理的，這是需要雙擊文件，如果在兩個文件區域沒有紅色的區域那就可以直接更新，然後在提交，如果有紅色的區域，你需要解決一下沖突，你可以把你寫的東西換到其他的行中，這樣就不會沖突了，也可以兩個改的相通即可。

『肆』 fpgaip核最多

一、背景

FIFO是FPGA項目中使用最多的IP核，一個項目使用幾個，甚至是幾十個FIFO都是很正常的。通常情況下，每個FIFO的參數，特別是位寬和深度，是不同的。

明德揚(MDY)在2021年承擔了多個基於XILINX晶元的研發項目，包括VPX網路透明傳輸項目(晶元為XC7K325T-2FBG900)、某高端測試儀項目(晶元為XCKU060-FFVA1156)、某網閘設備項目(晶元為XC7Z030-FBG676)等，另外，明德揚自研了基於XC7K325T-2FBG900和基於XC7K410T-2FBG900晶元的核心板，在XILINX研發領域擁有豐富的經驗。

這些項目都必須用到FIFO。如果按照通常做法，每種位寬和深度的IP，都要打開FIFO IP核界面、命名(命名不好不好分辨需要的FIFO)、設置參數、生成並編譯IP核，工作量可以想像出來是非常多的。更重要的是隨之而來的管理問題，如何管理這幾十個不同FIFO，如何檢查FIFO的設置是否正確，都是一個不小的挑戰。

對於我們專門承接項目的團隊，絕不可忍受如此重復、枯燥、容易出錯的工作。經過精心研究，終於找到了一條實用的方法：使用XILINX的原語--xpm_fifo_async和xpm_fifo_sync。

XILINX原語xpm_fifo_async和xpm_fifo_sync在FPGA中，可以直接例化使用，並且可以參數化FIFO的位寬和深度的。即在設計時，不用生成FIFO IP，直接例化就可以使用了。

二、獲得參考代碼

打開VIVADO軟體，點擊上圖中的Language Templates，將會彈出Language Templates窗口，如下圖。

在Language Templates窗口中，依次點擊verilog、Xilinx Parameterized Macros(XPM)、XPM、XPM_FIFO，如上圖。可以看到有三種FIFO，分別是非同步的XPM FIFO：xpm_fifo_async、AXI匯流排的FIFO：xpm_fifo_axis和同步的XMP FIFO：xpm_fifo_sync。

選擇xpm_fifo_async，右邊的Preview窗口，將出現xpm_fifo_async的注釋以及參考代碼。將此部分代碼拷出來，並將注釋刪除，剩下的是xpm_fifo_async的例化參考。

上圖是對xpm_fifo_async的參數例化部分。下面是需要重點關注並經常使用的參數。

Ø FIFO_WRITE_DEPTH：FIFO的寫深度，其實就是在這里設置FIFO的深度，注意該值通常是2的N次方，如8、16、32、64等數。

Ø PROG_EMPTY_THRESH：FIFO的快空的水線。當FIFO存儲的數據量小於該水線時，FIFO的快空信號將會變高。

Ø PROG_FULL_THRESH：FIFO的快滿的水線。當FIFO存儲的數據量大於該水線時，FIFO的快滿信號將會變高，表示有效。

Ø READ_DATA_WIDTH：讀數據的位寬。

Ø WRITE_DATA_WIDTH：將數據的位寬。

Ø RD_DATA_COUNT_WIDHT：讀側數據統計值的位寬。

Ø WR_DATA_COUNT_WIDTH：寫側數據統計值的位寬。

上圖是對xpm_fifo_async的介面信號部分。下面是需要重點關注並經常使用的信號。

Ø wr_clk：FIFO的寫時鍾

Ø rst：FIFO的復位信號，高電平有效。要注意的是，該信號是屬於寫時鍾域的。

Ø wr_en：FIFO的寫使能信號。

Ø din：FIFO的寫數據

Ø full：寫滿指示信號，當FIFO寫滿時，該信號變高。

Ø wr_data_count：FIFO存儲數據量指示信號，用來指示當前FIFO已經寫入但未讀出的數據個數。

Ø rd_clk：FIFO的讀時鍾。

Ø rd_en：FIFO的讀使能。

Ø dout：FIFO讀出的數據。

Ø empty：FIFO的空指示信號。當其為1表示FIFO處於空狀態，當其為0，表示FIFO內有數據。

三、定義自用的FIFO模塊

從第二步可以看出，xpm_fifo_async是可以參數化深度和位寬的。但xpm_fifo_async有很多參數和信號，並且其中有部分是不使用的。為了使用上的方便，可以自定義自用的FIFO模塊。

例如，明德揚就定義了一個模塊mdyFifoAsy，該信號的介面信號如下圖。可以看出，名稱更加規范，並且定義常用的信號，如讀時鍾rd_clk，寫時鍾wrclk、寫使能wrreq等信號。

明德揚還在模塊mdyFifoAsy定義了一些常用的參數，分別是FIFO深度參數：DEPT_W；FIFO位寬的參數：DATA_W，還有FIFO快滿參數AL_FUL和快空參數AL_EMP，如下圖。

接下來，就是在mdyFifoAsy中例化並使用xpm_fifo_async了。如下圖，就是對xpm_fifo_async的參數例化。將DEPT_W傳給FIFO_WRITE_DEPTH，DATA_W傳給READ_DATA_WIDTH等。

下圖是對xpm_fifo_async的信號例化。將不用的信號留空，將dout連到q，din連到data，wr_en連到wrreq等。您可以根據自己情況來定製FIFO。

四、應用

定製完自己的FIFO後，就可以直接例化使用了。

上圖就是使用了一個位寬為8，深度為256的FIFO。

上圖就是使用了一個位寬為18，深度為1024的FIFO。

FIFO是FPGA、晶元設計中，最常用的IP核，在存儲控制、演算法實現、介面設計中，都少不了FIFO，因此合理並正確使用FIFO的技術就非常有必要了，明德揚錄制了FIFO的訓練視頻，掌握後技術能力將有大提升。

通過上面介紹可知，通過此種方式，再也不用生成FIFO IP核啦，整個工程大小基本上可以減少一大半。

上面舉的例子是xpm_fifo_async，同步FIFO：xpm_fifo_sync的使用方法是類似的。

『伍』 編程——網路

vivado視頻免費下載

鏈接:https://pan..com/s/1KeaJ2Z45qT5_v9aEFQpLNQ

java視頻|53.mp4|52_定義輸入輸出格式.mp4|51_綜合練習(二).mp4|50_綜合練習(一).mp4|49_開發工具之Eclipse(四).mp4|48_開發工具之Eclipse(三).mp4|47_開發工具之Eclipse(二).mp4|46_開發工具之Eclipse(一).mp4

『陸』 vivado webpack和其他版本的區別

他像 Browserify, 但是將你的應用打包為多個文件. 如果你的單頁面應用有多個頁面, 那麼用戶只從下載對應頁面的代碼. 當他么訪問到另一個頁面, 他們不需要重新下載通用的代碼.
他在很多地方能替代 Grunt 跟 Gulp 因為他能夠編譯打包 CSS, 做 CSS 預處理, 編譯 JS 方言, 打包圖片, 還有其他一些.
它支持 AMD 跟 CommonJS, 以及其他一些模塊系統, (Angular, ES6). 如果你不知道用什麼, 就用 CommonJS.
2. Webpack 給 Browserify 的同學用
對應地:
browserify main.js > bundle.js

webpack main.js bundle.js

Webpack 比 Browserify 更強大, 你一般會用 webpack.config.js 來組織各個過程:
// webpack.config.js
mole.exports = {
entry: './main.js',
output: {
filename: 'bundle.js'
}
};

這僅僅是 JavaScript, 可以隨意添加要運行的代碼.
3. 怎樣啟動 webpack
切換到有 webpack.config.js 的目錄然後運行:
webpack 來執行一次開發的編譯
webpack -p for building once for proction (minification)
webpack -p 來針對發布環境編譯(壓縮代碼)
webpack --watch 來進行開發過程持續的增量編譯(飛快地!)
webpack -d 來生成 SourceMaps
4. JavaScript 方言
Webpack 對應 Browsserify transform 和 RequireJS 插件的工具稱為 loader. 下邊是 Webpack 載入 CoffeeScript 和 Facebook JSX-ES6 的配置(你需要 npm install jsx-loader coffee-loader):
// webpack.config.js
mole.exports = {
entry: './main.js',
output: {
filename: 'bundle.js'
},
mole: {
loaders: [
{ test: /\.coffee$/, loader: 'coffee-loader' },
{ test: /\.js$/, loader: 'jsx-loader?harmony' } // loaders 可以接受 querystring 格式的參數
]
}
};

要開啟後綴名的自動補全, 你需要設置 resolve.extensions 參數指明那些文件 Webpack 是要搜索的:
// webpack.config.js
mole.exports = {
entry: './main.js',
output: {
filename: 'bundle.js'
},
mole: {

『柒』 vivado編譯LED燈程序總是報錯

AR# 53028
2012.x Vivado - "ERROR: [Common 17-39] 'launch_xsim' failed e to earlier errors"

Description
Solution
Linked Answer Records

Description
I have a design in the Vivado tool which I want to run a behavioral simulation with different parameters. For this task, I have created some simulation runs with different names as follows:
"sim1 model_PCIe"
"sim2"
"sim3(model_GTX)"
However, when I attempt to run the simulation, the following error appears:
"ERROR: [Common 17-39] 'launch_xsim' failed e to earlier errors"
Why does this occur?
Solution
This is a known issue that occurs in Vivado when a simulation run that contains blank or empty spaces in the name is executed.
In this case, for the run "sim1 model_PCIe"
To avoid this problem, remove the spaces as follows: "sim1_model_PCIe".
This issue is fixed in the Vivado 2013.1 tool.

『捌』 vivado安裝教程

vivado安裝如下：

首先下載vivado webpack installer,目前最新版本為2019.1。

開始安裝，可以選擇VIvado HL Webpack版本點擊next繼續安裝。

接下來的一步可以使用默認選項繼續安裝，但是這樣佔用的存儲空間比較大。也可以使用如用所示的最小安裝方式。

接下來就是比較漫長的安裝過程了。你可以先做其他事情，等會再來瞅一下。

Vivado使用

本使用指南將指導讀者在 Xilinx Vivado 環境下，使用 Verilog HDL 語言設計一個簡單的數字電路樣例。

一個典型的設計流程包括創建 model，創建用戶約束文件，創建 Vivado 項目，導入已創建的model，編譯約束文件，選擇性調試運行時的行為模擬，綜合你的design，實現design，生成 bitstream 文件，最後將 bitstream 文件下載到硬體中，並確認硬體能否正確的實現功能。

讀者即將學習的設計流程將基於 Artix-7 晶元的 Basys3 基板和 Nexys4 DDR 基板。

一個典型的設計流程如下圖所示，畫圈數字的順序將和本指南中的指導步驟的順序一致。

『玖』 modelsim調用vivado IP核

打開vivado， 點擊tools下的compile simulation libraries，設置Modelsim的路徑以及生成libraries的位置

打開Modelsim安裝路徑下的modelsim.ini以及生成庫路徑下的modelsim.ini
將生成庫路徑下的modelsim.ini中所有IP庫全部復制到安裝路徑modelsim.ini中的對應位置

把vivado工程中IP核文件下的sim文件中對應的.v文件或者.hdl文件添加到我們modelsim工程中

注意vivado不同版本需要不同的Modelsim版本，如果不是對應的可能在compile libraries顯示編譯不成功，vivado2018.3需要對應modelsim10.6

『拾』 如何在VIVADO中編譯模擬庫

1、選擇vivado菜單「Tools」——>「Compile Simulation Libraries...」命令。
2、在彈出的對話框中設置器件庫編譯參數，模擬工具「Simulator」選為ModelSim，語言「Language」、庫「Library」、器件家族「Family」都為默認設置All（當然也可以根據自己的需求進行設置），然後在「Compiled library location」欄設置編譯器件庫的存放路徑，這里選擇新建的vivado2014_lib文件夾，此外在「Simulator executable path」欄設置Modelsim執行文件的路徑，其他參數默認。
3、設置好參數後點擊「Compile」按鈕開始器件庫的編譯。
4、器件庫編譯結束後給出編譯報告，從報告中看出0個警告和0個錯誤。
5、打開vivado2014_lib文件夾，便可以看到已經產生了器件庫。